以前因为工作需要使用全志A10和A31S设计了PCB，综合对比发现全志的设计约束
有如下特点：
1.DQS查分对和时钟差分对的约束一般为±800mil到±1000mil；
2.地址或控制线和时钟差分对的约束一般为±500mil到±600mil；
3.数据线组内约束都差不多为±50mil。
从网上下载了瑞芯微的不同IC约束进行分析，综合对比发现其比全志的约束要严
格的多。如：
1.DQS查分对和时钟差分对的约束一般为±120mil以内；
2.地址或控制线和时钟差分对的约束一般为±100mil以内；
3.数据线组内约束都差不多为±50mil。
通过以上两种约束情况，进行对比可得瑞芯微要苛刻的多。全志优点是在进行布线时余量较大，一般只要将所有DDR3的地址线按照菊花链
连接起来，然后CPU拉出地址线即可设计完成。在设计时不需要将两片CPU按照中间
线严格对称，并且两片距离可以设置较靠近，一般距离为4至5毫米为好,且两存储芯片
距CPU距离保持为300mil为好。
严格约束（以瑞芯微为例）要求地址线与时钟线保持在±150mil之内，这就给地址
线的分叉等长提出了很高的要求。现在结合8位和16位DDR3针对严格约束进行设计标
准化流程和方法，这样确保不管是哪家公司的方案都可以做到一通百通。
8位 16位 32位DDR3引脚分布图，如下：
8位和16位对比图
32位引脚示意图
对比8和16位的DDR3引脚分布图，可发现一个重要规则，即：
1.两种类型IC地址线分布一模一样。
2.差异性重要是在多了8位数据线。
而32位则与前两者完全不同，其左边全部是地址线而右边全部是数据线。
多片DDR3的设计难点在于
1.每根地址线分叉分支严格等长（±100mil），这样保证拓扑结构对称。分叉点不产生振铃
现象（可使用CPU的IBIS模型SI仿真验证）；
2.所有地址线分支线和时钟分叉等长，以保证足够的建立和保持时间正确采样。
3.对于数据走线部分很简单，不做介绍。但是有个重要原则，就是同组内数据线可以任意
调换，若在PCB布线时遇见不太好布通的情况，则可以实际进行同组数据线修改即可。
设计标准化在于DDR3的地址线的走线标准化制定：
标准流程1：DDR3和CPU的布局（布局很大程度上决定设计能否实现）
要求：#DDR3严格平行且对称，对称距离保证450至500mil。
#DDR3与CPU距离保持为300至350mil。
标准流程2：对称过孔矩阵设计（能否等长此为关键）
要求：#上下过孔要严格和中心线对称，且间距为DDR3的PIN间距。
#过孔的网络名称按照标准4中模板进行排列，以达到与DDR3排线一致。
#超过DDR3底部的过孔数量以10至11个为好。
标准流程3：CPU至对称过孔阵列地址线拉出
要求：此阶段将CPU的引脚按照对称过孔阵列的排布，对称的拉出（暂不调整等长）。
标准流程4：选取一片DDR3（8位或16位）地址线拉出
要求：#按照下图所示模板拉出，照搬即可不用考虑(同时也要参考原厂设计范例排序，
可以少走弯路)。
#过孔垂直距离为DDR3的pin和PIN间距，水平间距需加大以便形成连续地平面。
#时钟线必须位于控制和地址线上方。
#如果打算4层板布完线，从CPU到过孔对称阵列的转换过孔要必须在
时钟分叉线之上以方便在另一层平行线段的展开。
#16位地址线多几根，布线时比较拥挤。可以将过孔移动到引脚附近。
标准流程5：CPU至一片DDR3地址线等长调整
要求：在此阶段进行等长调整，主要是为CPU至对称过孔阵列之间的线长调整。因为DDR3
附近区域很窄，这样等长转移到了CPU至对称区域，有足够的空间进行布线调整。
标准流程6：DDR3（8位或16位）所有布线复制到其他芯片，并将所有芯片的地址线过孔
阵列连接（标准4中），然后完成所有连接。
要求：#不带网络名进行复制，加快走线效率。
按照以上步骤和要求可以达到设计严谨和有效个目的。