FPGA学习记录三

FPGA学习记录三

20170704 周二

今天重心在学习FPGA。早上和厉害的余师兄讨论了下项目的FPGA设计，虽然云里雾里的，但还是能感受到FPGA的强大。我现在还差很多东西，要抓紧学才行。余师兄给了我组帧的程序，但我看来真吃力啊。

今天好好看了ADDA部分的例程，但是没有外置模块，无法验证，整个流程算是清楚了，继续沿着这些学习下去。

下午晚些时候去打篮球，和实验室师兄一起，有点卖力，一身都汗湿了，回去洗了澡再来的实验室，所以现在很晚了，再待一会又要回去了。加油吧。要知道，我读研，不仅是为了学专业知识技能，更是完善自己的生活，勇敢走自己期望的未来。’

20170705 周三

今天下了大雨，很大很大，路上积水能淹没脚背。早上觉得雨太大了，于是放弃来实验室，看了电影，但觉得一个人看没得劲，然后就耍手机去了，刷新闻。回想一些事，的确，16年的开始到现在，自己变化很大，特别是在思想上。在待人处事，金钱观，感情等都有很多改变。不再那么愤世嫉俗，虽然还是保持着清高，但更多了宽容，一切发生的事，我都能平静对待。我明白了自己不是圣人，不是完人，能做好自己就很不错了。所以不再强求很多事，而更关注自己的成长。这一年半来，从学生到社会工作，然后又回到学生，经历了一些事，有的虽然很伤心，但都坚强走过来了，多的还是欣慰，高兴和踏实。在这个研究生的新起航上，我回好好珍惜这些新开始，尝试一切，做最精彩的自己。

下午还是大雨倾盆，冒着雨来到实验室，还是学习踏实呀。工作挣钱就是一种美好。继续我的FPGA，经过这么久的接触，有点感觉了，自己再接再厉。

DDS使用的数字信号发生器，调用的IP核，这样的话，还比较简单。12位的AD采集例程，没有AD模块，只能大概测试一下。仔细看了里面的程序，能够理解，参考性很大，后面还会更深入学习，现在就先这样，继续下一个。

看了18位的ad7606采集例程，感觉还好，要根据时序来采集，然后用case的方式最优化利用时间。综合了串口，数据转换等。测试了下，可以的。还有最有一个例程了，哈哈，加油。

看完了整个开发板例程学习文档，开心。但是好多还要深入才行。接下来就要实际做东西了，先把组帧的程序弄出来，仿真出来，践行学习效果。

使用C语言编写的先不管，先把Verilog弄好。查看了一下，从6月8开始学的，看例程学习刚好用了一个月，接下来就是实践了。

小结：1，再理解PLL的作用和使用。-- PLL 倍频模块

2，对时序编写学习下技巧。

3，对Uart多理解下。

20170713 周四

时间过得好快，距上次记录一个星期了。这个星期里，我每天都在实战写FPGA程序，前两天很难受，各种看不懂和写不出来，甚至到了一看FPGA相关资料就很困，差点就放弃了。后面睡了一下午，跑了下步，静了下心。告诉自己，FPGA自己总要拿下它的，这个坎绕不过，再难也要学下去。这一周来，每天都在FPGA神一样的程序语言里遨游，经历憔悴，所以根本不想再来写什么笔记。今天又回来了，是因为今天把其中组帧的程序掌握了，并通过自己的方式实现了，虽然仿真时有问题，但对我来说，已经很大突破了。现在才算得上是入门FPGA了，能明白其特性，会仿真，会使用IP，可以慢慢的写出自己的代码了。

回顾这段时间，看到现在学会的，辛苦没白费。很多时候放弃就在一念间，而学有所成，有收获，却是要长长的辛苦努力。好了，不说了，多做实事去。

2170714周五

昨天有所突破，基本完成所有组帧程序。仿真时出现的错误，看书查资料很多也未能解决，打算先放一边。给余师兄说了下成果，让我再加上串口程序。所以今天都在弄串口程序，一步步地调试编程了很久，到现在下午五点半，终于实现了串口输出，看着输出结果正确，真的好开心。嘿嘿，我的FPGA又进了一步。接下来还需优化程序，再做一个新的版本，心里有数了，开心。

充分利用时间，提高效率，学习是自己的事，不是装给别人看的，只有真正的习得才是学习，真正的学会才能发自心底地自信。合理安排时间，做自己喜欢的事。加油。

下面是我写程序的主要进程，框架：

->实现8子模块的ROM数据读取，并行保存在小RAM中；

->实现分频，50-晶振主频,50写入数据频率,125-倍频用于读取数据

->实现8子模块并行读取数据，全部读取完成后，再顺序存到大RAM中

->实现8子模块数据顺序组帧，存入大RAM，大RAM预存帧头帧尾

->实现仿真，验证测试

20170712综合出现问题，待排查！参数重复使用错误，已改正

20170713 上午完成2模块的组帧。接下来完成8模块的。

组合完成8通道组帧，感觉正常，但是有两个红的错误，还不知原因，需要解决。--真找不出原因，先放一放吧。

->实现通过串口接受数据 -- 20170713--不是很实用呀

->20170714实现串口发送数据检验正确，非常开心！这部分程序作为一个纪念版本。

新条件下完成组帧，串口输出，嘿嘿，开心，现在晚10点过了，回家休息啦，明天周末，我要好好耍，哈哈。

20170719 周三

最近几天做了一些比较杂的事情。峰来找我耍，我白天来实验室，晚上就和峰一起。这几天晚上算是耍嗨了，一起吃大餐，喝啤酒，KTV，还去市里面看夜景，大晚上的在一起谈心，真的耍的很好。今天峰回家了，曲终人散，一切加油，祝一路都顺利。今天呢，实验室开会评审了项目，收获挺多的，听老师领带们的交流，自己脑子有点跟不上哟，所以还有很多要学，要锻炼的。

感觉自己现在的状态还是挺好的，能把自己放低，把心沉下去，有良好的好奇心、求知欲、上进心、分享欲，望自己保持下去。最近在实验室呢，没有做太大的学习，主要是在做一些整理回顾，补充学习，所以强度不是很大，还是挺好的吧。

好，先就这样吧。我的FPGA还有很多差距，再来多看看。平时关注下作报告的技巧，积极锻炼自己。

当下任务：

1，继续FPGA的深入学习，仿真调试方法学习等，能独立完成较大的项目。

-->学习AD采样的程序，学习时序控制与仿真。

2，学习tcp/ip协议，查资料，理解其工作原理，并尽快应用。

-->可参考LwIP学习:资料有点多，还是先做了解，有备无患嘛。

-->可以直接学习千兆网的FPGA程序。

20170721 周五

这两天在看tcpip，兼顾测了下数据，最近天气很热啊，身体很不舒服，浑身乏力，酸痛。昨天早上去跑了步，早晨的阳光就已很热烈，好的是晒着没那么炙痛。跑了3圈，再做拉伸运动，汗如雨下，虽然很累，但看着汗滴，感觉真爽。

昨天看了tcpip，内容挺多的，很佩服当年设计他们的人，太厉害了。我觉得，能做一些一些给历史带来价值的事，真的很酷。

数据帧：帧头+IP数据包+帧尾（帧头包括源和目标主机MAC初步地址及类型，帧尾是校验字）IP数据包：IP头部+TCP数据信息（IP头包括源和目标主机IP地址、类型、生存期等）TCP数据信息：TCP头部+实际数据 (TCP头包括源和目标主机端口号、顺序号、确认号、校验字等）

按照帧格式编写程序，结合固件需要，应该没那么难。

tcp重点：TCP 通过下面的一系列机制来提供可靠性：应用数据被分割成 TCP 认为最适合发送的数据块；当 TCP 发出一个段后，它启动一个定时器，等待目的端确认收到这个报文段，如果不能及时收到一个确认，将重发这个报文段；当 TCP 收到发自 TCP 连接另一端的数据，它将发送一个确认，这个确认不是立即发送，通常将推迟几分之一秒；TCP 将保持它首部和数据的检验和，如果收到段的检验和有差错，TCP 将丢弃这个报文段并且不发送确认收，以使发送端超时并重发；I P 数据报的到达可能会失序，因此 TCP 报文段的到达也可能会失序，如果必要，TCP 将对收到的数据进行重新排序，将收到的数据以正确的顺序交给应用层；I P 数据报会发生重复，TCP 的接收端必须丢弃重复的数据；T C P 还能提供流量控制。

TCP 建立连接需要有三个报文段的交互过程，所以又称三次握手过程。因其有非常完善的机制，传输可靠性很高，但代码量有点大，难度大。当下重点使用的是传输数据，所以在理解整个控制流程后，要重点关注数据传输部分。

20170723 周日

新买的前兆以太网FPGA板子到了，今天研究着，开始实现以太网连接。今天看了相关资料，计划明天开始先用udp实现简单数据通信到PC，打通传输，然后再进一步实现双向传输，tcpip等功能。今天先到这里。

20170724 周一

今天没做啥，看了会udp，但没有用心，天热，有点困，今天休息吧。

20170725 周二

最近真的很热，身子感觉很累，有点中暑的感觉。这两天的效率都不高。今天测试了下千兆以太网的例程，基本看懂，测试结果还好。大家又一起讨论了下，认为还是用UDP是最佳的选择。用USB或TCP都有很多问题。所以，我打算在UDP上下功夫，把她搞懂。状态很散漫，没做啥就感觉很累，脑子转不起来，就想着玩，休息，哎。

实验室说28到下月3号放假，挺开心的，然后一心期待着回家了。已买好去回的车票，2百大洋就没了。这次回去呢，我的主要任务就是聚会，一定要各种聚，好好玩，把相见的朋友都见了，不然会有遗憾的。钱使劲花吧，难得聚一次，不要吝啬了，钱这事，慢慢挣嘛。哦，海域这次回去，一定控制自己的嘴，要少吃，多游走。

总之，这次回去一定要好好玩，等再次回来，就是任务关键期了，很忙的。接下来要把整个系统搭起来，我这边要完成UDP的通信，还有大量的测试要做。所以，加油吧。

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