multiple ip核中的pipeline stages参数的使用

版权声明：本文为博主原创文章，未经博主允许不得转载。 https://blog.csdn.net/xxxxppppp/article/details/81772080

pipeline stages设置为1，两路信号输入后，需要等到下一个时钟上升沿的时候才能输出数据。仿真图如下所示：

pipeline stages设置为2，两路信号输入后，需要等2个时钟周期上升沿的时候才能输出数据。仿真图如下所示：

pipeline stages设置为3，两路信号输入后，需要等3个时钟周期上升沿的时候才能输出数据。仿真图如下所示：

从上面仿真结果可以看到，pipeline stage用于设置延时时钟周期。