VIVADO布线布不通过描述

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一个布线布不通过的vivado案例

//时钟的选择

/*

BUFGMUX_CTRL BUFGMUX_CTRL_BW0 (

.O(clk_for_adc), // 1-bit output: Clock output

.I0(serdes_rx_clk), // 1-bit input: Clock input (S=0)

.I1(pcie_clk), // 1-bit input: Clock input (S=1)

.S(switch_control) // 1-bit input: Clock select

); */

//assign clk_for_adc=(switch_control==1)? pcie_clk:serdes_rx_clk;

这段时间里，我遇到一个问题导致我的工程布线一直布不过去（Running route design），后来排查问题发现主要是我添加了一个

时钟选择，我用两种方法都不行，clk_for_adc这根线无法正常的输出，其中pcie_clk为晶振经过锁相环输出的100M,serdes_rx_clk为时钟芯片LMK01010的差分输出经过bufg接pll后的一时钟；问题是不是时钟线出了问题？望大神指教