背景：
之前通过数据手册简单地认识了一下 EV10AQ190这款ADC芯片，见博文地址：
这个博文目录里面收录了有关博文，可以作为初步参考。
回顾：
今天看了这篇论文，感觉还挺有吸引力，就做了如下的笔记：
如下图，首先以单通道工作方式为例，回顾一下这款ADC芯片的工作模式：
外部给该ADC芯片提供一个时钟CLK，频率为2.5GHz，通过内部时钟电路，2分频之后的时钟送到核A（ADC A），相位翻转180°的二分频时钟送到核B（ADC B），相位偏移90°的二分频时钟送到核C（ADC C），相位偏移270°的二分频时钟送到核D（ADC D）。四个ADC核（A、B、C、D）同时工作（同时采样），工作频率相当于5GHz。
也可以根据论文上的描述：
外部模拟信号通过一个射频转换器将单端信号转换成差分信号，可选择 A、B、C、D 任一通道输入，输入信号在内部同其他 3 路 ADC 连通，且 4 路 ADC时钟均由同一外部时钟驱动，即 4 路 ADC 共用时钟电路。在单通道模式下，外部输入 2． 5GHz 时钟，该时钟会被 2 分频为 1． 25 GHz，以驱动内部采样时钟。同相的 1． 25 GHz 时钟驱动 A 路 ADC，同时反相的1． 25 GHz 时钟驱动 B 路 ADC，同相的 1． 25GHz 时钟经过 90°延时后驱动 C 路 ADC，反相的 1．25 GHz 时钟经过 90°延时后驱动 D 路 ADC，在此交错拼接模式下将得到最高 5GHz 的等效采样率。
从上面的分析大概也能明白了采样时钟的波形是什么样子的：
描述一下采样顺序就是ADC A采样的数据为第1个，然后ADC C 采样的数据为第2个， ADC B采样的数据为第3个， ADC D采样的数据为第4个，依次循环。
正如数据手册的描述：
For simplification purpose of the timer the temporal order of ports regarding sampling is A C B D, therefore samples order at output port is as follows:
为了简化定时器的目的，关于采样的端口的时间顺序是A C B D，因此输出端口的采样顺序如下：
A: N, N + 4, N + 8, N + 12…
C: N + 1, N + 5, N + 9…
B: N + 2, N + 6, N + 10…
D: N + 3, N + 7, N + 11…
画个表格更直观些：
| ADC A | N | N+4 | N+8 | N+12 |
| ADC C | N+1 | N+5 | N+9 | ... |
| ADC B | N+2 | N+6 | N+10 | ... |
| ADC D | N+3 | N+7 | N+11 | ... |
回顾就到这里吧。
基于片同步技术的高速 ADC 接口
片同步( CHIPSYNC) 是 XILINX 公司命名的一种同步技术，其本质是一种源同步技术，目的是为FPGA 提供一个高速的源同步数据总线接口。它是XILINX 公司在 Virtex － 4 及之后系列 FPGA 上采用的一种技术，XILINX FPGA 内部具有若干全局时钟缓冲器( BUFG) 和区域时钟缓冲器( BUFＲ) ，特别适合做源同步接口。FPGA 片内每个 I/O 管脚中集成了一个 64 阶的可编程调节信号延迟的延时模块( IODELAY) ，可精确控制信号延时实现采样时钟和数据相位的动态调整，从而确定信号采集的最佳采样点，实现高速 ADC 接口的可靠、稳定工作。
图 2 为基于片同步技术的 4GHz 采样高速 ADC接口电路原理框图，主要包括高速 ADC 和高性能FPGA 接口处理 2 部分。模拟输入信号经过巴伦( BALUN) 变压器完成单端信号到差分信号的转换，然后输入到高速 ADC芯片 EV10AQ190 的模拟输入端。利用 XILINX 公司高性能 Virtex － 6 系列 FPGA 芯片 XC6VSX315T中的 40 对 LVDS 管脚接收来自 EV10AQ190 的 4 路10 bit 1 000 Mbit / s 的输出数据，并用 4 个 LVDS 专用时钟输入通道接收 4 路 ADC 输出的 500MHz 同步采样时钟( DDＲ 输出，采样时钟为数据速率的一半) 。FPGA 接收的 4 路 1 000 Mbit/s 高速数据后，经过内部 1: 4 串并转换模块( ISEＲDES) 后，变成16 路并行 10 bit 数据，速度降为 250 Mbit / s，便于FPGA 内部处理并和低速的外部存储器相连。
上面说的4GHz的意思是ADC等效的采样速率，这也就意味着外部输入时钟的频率为2GHz，如此数据同步时钟是外部时钟的1/4，也就是500MHz。等效采样速率为4GHz，那么每一个通道的采样速率就是1GHz，也就是1000MHz，那么EV10AQ190的每一路输出数据速率为1000Mbit/s，且由于该ADC芯片的采样分辨率为10bit，也就是每个采样点数据为10bit。
4路1000Mbit/s的输出数据经过FPGA的接收后，经过FPGA内部1:4串并转换后，每一路串行数据变成4路并行数据，那么4路数据串行数据变成16路并行数据，此时并行数据的速率为串行的1/4，也就是250Mbit/s，这样速率就降低了，便于FPGA内部处理并和低速的外部存储器相连。
高速ADC
EV10AQ190 工作在单通道模式下，模拟信号从ADC 的 A 通道输入，且 DMUX = 1: 1 输出模式，此时ADC 工作时序如下图 所示。图 3 中，芯片 A 端口上的模拟输入将会在 AHD0～ AHD9、BHD0 ～ BHD9、CHD0 ～ CHD9 和 DHD0 ～DHD9 上以交错方式输出。本文中，信号采样率为 4GHz，输入芯片时钟频率为 2 GHz，内部 4 路 ADC 采样时钟为输入时钟频率的一半，即内部 4 路 ADC 以 1GHz 进行采样。ADC 变换数据以 DDＲ 方式输出，输出1 000 Mbit/s 速率数据的同时输出500 MHz 同步采样时钟，输出数据位宽为 4 ×10 =40 对 LVDS 信号。
ADC 与 FPGA 数据接口
本文采用了 XILINX 公司 Virtex － 6 系列 FPGA XC6VSX315T) 来实现高速 ADC 接口。ADC 芯片EV10AQ190 输出的数据和同步时钟送到 FPGA 芯片XC6VSX315T 中，Virtex － 6 系列 FPGA 具有多个专用LVDS 差分逻辑接收通道，发送数据速率高达 1． 25Gbit / s，接收数据速率也高达 1 Gbit / s，能 够 满 足EV10AQ190 输出数据和控制逻辑的要求。Virtex － 6系列 FPGA 的每个 I/O 管脚都采用了 CHIPSYNC 技术，在其 I/O 管脚中嵌入了一个 64 阶的可编程调节信号延迟的延时模块 IODELAY，对于 200 MHz 延时时钟( 周期为 5 ns) 输入，可调节的最小延时为5 ns/64= 78． 15 ps。这样，可以精确地独立调整每根数据线的延迟，甚至可以通过设置一些控制信号在程序运行过程中改变信号的延迟，使锁存时钟可以精确地对准每根数据线数据有效窗口的中心，保证高速数据采集时整个数据总线的所有数据能够可靠地锁存。
FPGA 内部数据和时钟接收处理框图如下图所示，ADC 数据和 ADC 时钟信号通过专用差分数据接口 IBUFDS 和 IBUFGDS 进入 FPGA 内部，经精确延时模块 IODELAY 进行相位动态调整，再经过输入串并变换模块 ISEＲDES 作 1: 4 串并转换，完成高速 ADC 数据的接收。
至于接下来的仿真等，我还实现不了。就记到这里吧，以后积累了经验在回头看。