1.概述
高速DSP系统中的辐射是由通过印刷电路板走线传播的快速开关电流和电压引起的。随着DSP速度的提高，印刷电路板走线成为更有效的天线，这些天线会辐射出干扰其它电路和附近其它系统的无用能量。为了防止系统相互干扰，FCC为商用产品设定了最大限值，称为FCC Part 15 A，为消费类设备设定了最大限值，如所示Figure 7-1。
本节概述了低EMI设计的不同方法，并在出现EMI问题时找出问题的根本原因。它仅涵盖EMI的电气设计方面，尽管屏蔽、布线和其他机械固定也可用于帮助将辐射降低到最大允许限值以下。一般来说，对于大批量设计，机械解决方案非常昂贵。更糟糕的是，当DSP速度增加时，可能必须改变机械解决方案。下面列出了高速DSP中一些最常见的EMI源。
1.快速开关数字信号，如时钟、内存总线、PWM(开关电源)。
2.大电流回路。
3.大型DSP周围没有足够的电源去耦方案。
4.输电线路。
5.印刷电路板布局和层叠，缺少电源和接地层。
6.无意的电路振荡。
2.EMI概述
辐射的五个主要来源是走线传播的数字信号、电流返回环路区域、电源滤波或去耦不充分、传输线路效应以及缺少电源和接地层。
辐射分为两种模式，差模辐射和共模辐射。对于工程师来说，了解这两种模式之间的差异是非常重要的，以便开发有效的方案来缓解这一问题。在DSP系统中，所有电流都从源传播到负载，然后返回到原始源。这种机制产生电流环路，从而产生差模辐射，如所示Figure 7-2。
差模辐射与信号走线的长度、驱动电流和工作频率直接相关。差模辐射产生的电场为
E = 87.6 × 10—16 [f2 AI]，
其中，f为工作频率，A为走线长度和电路板叠层所产生的电流环路面积，I为驱动源电流。
共模辐射由接地层上两点之间的差分电压产生。它通常从连接到主板或机箱的电缆辐射出去。理论上，100%的源电流返回源，但事实并非如此，因为一小部分电流在找到返回源的路径之前会扩散到整个平面。该电流造成地电位不平衡，并导致共模辐射，如所示Figure 7-3。
公共辐射产生的电场与电缆上传播的频率、电缆的长度和驱动电缆的电流直接相关。这里有一个计算开放场中共模辐射的公式。
E = 4.2x10—7[fLI]
其中f是频率，L是电缆长度(单位:米), I是源电流
对于给定信号，共模辐射和差模辐射之间的关系如所示Figure 7-4。一般来说，差模在较高的频谱中占主导地位，而共模在工作频率附近辐射更多的能量。
3.数字信号
数字或方波信号由一系列相互叠加的正弦和余弦信号组成。在频域中，方波由许多更高频率的谐波组成，谐波辐射能量直接取决于信号的上升时间和脉冲宽度，如所示Figure 7-5。
这里Figure 7-5假设占空比为50%的信号中只存在奇次谐波，谐波的幅度会随着频率的增加而缓慢衰减。第一个极点频率在
第二极位于
其中Pw和Tr分别是信号的宽度和上升时间。因此，增加上升时间会增加谐波的衰减，从而降低辐射。这种方法并不总是可行的，因为较慢的上升时间会降低时序裕量，并可能违反建立和保持时间等电气要求。
将数字信号产生的EMI降至最低的最佳技术是使高速信号走线尽可能短。工程师仔细检查设计并分析走线，看看它们是否是有效的天线，这是一个很好的做法。一个好的经验法则是保持走线长度小于波长(？)除以20。这是方程式。
其中C是光速，3x108 m/s，f是频率。
例如，当由500MHz信号驱动时，1.18英寸走线成为有效辐射源。500MHz信号是100MHz时钟的五次谐波，这是当今DSP系统中非常常见的频率。
4.电流环路
电流环路是EMI的主要来源，因此对于设计人员来说，了解高速和低速电流返回路径并优化设计以减小环路面积非常重要，如前所述。
这里Section 3.1电流返回会产生一个与辐射电场直接相关的环路面积，因此减小环路面积会降低辐射。趋肤效应会改变导体内的电流分布和电阻。趋肤效应在较低频率下可以忽略不计，但随着频率升高而增加。对于DSP系统中使用的典型导线，10MHz或更高的走线被视为
沿着高速电流返回路径的高速信号。在高速信号正下方提供连续接地层是实现最低电流环路面积的最有效方法，如所示Figure 7-6。
如果高速信号下方的接地层不连续，由于阻抗不匹配和较大的电流环路回路面积，串扰、反射和EMI都会增加，如所示Figure 7-7。
5.电源
电源是EMI的另一个主要来源，因为:
设计中的许多高速部分共用电源。RF信号可能从一个部分传播到另一个部分，产生过多的EMI。
开关电源产生具有大量辐射能量的快速电流瞬变。一个1MHz的开关电源可以辐射足够的能量来通过100MHz频率范围的EMI测试。
电源去耦不充分可能会导致电源层和走线上的电压瞬变过大。
电源板布局可能是振荡的根本原因。
如所示Figure 7-8电源去耦可减少瞬变，并提供更小的电流环路面积。如果电源跟踪到Figure 7-8 并且没有去耦电容，寄生电感很大，需要一些时间来充电。这种延迟是电源下降问题的根本原因。当输出缓冲器以高速率开关，但由于电源和DSP之间的寄生电感成为开路，因而缺乏驱动负载所需的电流时，就会发生电源下降。
示例1:
DSP BGA(球栅阵列)封装的走线电感为1.44nH。
该输出以1nS上升时间信号驱动3”走线。
该走线在典型的FR4印刷电路板上走线。线路特性阻抗和IO电压分别为68欧姆和3.3V。
为了估算寄生电感引起的电源压降，首先让我们估算如下。动态IO电流是传输线路负载的电流瞬变，而不是稳态阻性负载。
由于1nS上升时间信号的封装电感为1.44nH，因此内部压降为
通常，一个DSP电源引脚由许多输出缓冲器共享。这造成了更大的下降，并导致更高的辐射。这有助于解释为什么低EMI设计需要良好的电源去耦。
6.传输线
为了消除TL效应，使用仿真工具来微调串联端接电阻，以消除由阻抗不匹配引起的过冲和欠冲，详见“传输线路”一章。改善信号完整性设计有助于减少电磁干扰，但不能保证辐射最小。这是因为辐射取决于开关电流，使用大的串联终端电阻可以将开关电流降至最低。
Figure 7-9 显示了串联端接电阻采用不同值时的波形。将该值从10欧姆更改为39欧姆对波形没有太大影响，但会显著降低源电流，如图所示。
Figure 7-10 显示使用39欧姆终端电阻可降低10dB至20dB的EMI。因此，如果较慢的上升时间信号可以接受且不违反交流时序规格，设计人员应使用最大电阻值来端接高速信号，以便从EMI角度优化设计。
7.电源层和地层
对于高速DSP系统，如果不使用多层PCB并将某些层用作电源层和接地层，就越来越难以满足EMI要求。与走线相比，电源层或接地层具有较低的寄生电感，并为高速信号提供屏蔽效应。电源层和接地层也提供自然的去耦电容。如本文“PCB布局”部分所述，当电源层和接地层间隔非常近时，会产生自然去耦电容，从而产生更高的电容。这种效应在300MHz或更高的速度下变得非常重要。因此，增加电源层和接地层可以简化PCB布线，减少DSP所需的高频去耦电容数量。
PCB的另一个重要考虑因素是层分配。请参考“电路板布局”部分，确定适合您应用的最佳电路板叠层。请记住，在高速信号层正下方增加一个接地层会产生一个镜像层，提供最短的电流返回路径。马克·蒙特罗斯的研究表明，成像平面大大减少了辐射。见Figure 7-11。
8. 减少电磁干扰经验法则
总之，以下是低EMI系统设计的指导原则。
尽可能添加地平面。
减少电磁干扰指南
如果布线层上有可用空间，请创建接地层。用过孔将这些接地区域连接到接地层。创建一个四分之一英寸的通孔网格是理想的。
如果可能，在高速信号中添加保护走线。
如果时序不重要，则缩短信号的上升时间。这可以通过在高速总线上包括串联端接电阻并微调电阻以实现最佳信号完整性和EMI来实现。串联终端电阻降低了源电流，增加了信号上升时间，降低了传输效应。用这种方法可以以较低的成本获得实质性的好处。
让电流环路尽可能小。添加尽可能多的去耦电容。总是应用当前返回规则来减少循环区域。
让高速信号远离其他信号，尤其是远离输入和输出端口或连接器。
避免隔离接地层。如果出于性能原因需要这样做，例如高性能音频编解码器，则应用电流返回规则将接地连接在一起。
避免用铁氧体磁珠连接接地裂缝。高频时，铁氧体磁珠具有高阻抗，会在两层之间产生较大的地电位差。
使用多个不同值的去耦电容。每个电容器都有一个自谐振频率，所以要小心。更多信息参见“电源去耦技术”部分。
对于PC板叠层，尽可能增加更多的电源层和接地层。保持电源层和接地层彼此相邻，以确保低阻抗叠加或大自然电容叠加。
在所有进出接线盒的信号上增加一个EMI pi滤波器。
如果系统未通过EMI测试，通过追踪故障频率找到其来源。例如，假设设计在300MHz时失败，但板上没有任何东西在该频率下运行。来源可能是100HMz信号的三次谐波。
确定故障频率是共模还是差模。拆除连接到盒子的所有电缆。如果辐射发生变化，那就是共模，如果没有，那就是差模。然后，找到辐射源，使用端接或去耦技术来降低辐射。如果是共模，则在输入和输出端增加pi滤波器。在电缆上增加一个普通的扼流圈是一个有效的解决方案，但是降低EMI的方法很昂贵。
9.总结
随着工作频率的提高，高速DSP系统设计变得越来越困难和复杂。为设计人员提供帮助。使用以下方法将有助于防止噪音和辐射问题:
印刷电路板平面规划:将高速电路放置在远离噪声敏感的视频、音频和通信电路的地方。如果可能的话，将这些电路放在PC板的中间，有助于降低EMI。
电源分配:设计电源层，使电源分配最少。如果可能，创建一个连续的3.3V电源层和一个多电压层，其中包括所有其他电压，例如2.5V用于内存，1.2V用于内核，1.8V用于内存。使用线性调节器隔离DAC、ADC、视频编码器和解码器等模拟电路。
接地分布:不要隔离高速电路接地。如本指南所述，了解电流返回路径并设计信号路由，以最大限度地减少串扰。必须至少有一个连续的接地层。顶层和底层的空白区域应填充接地，并在周边放置接地过孔，间距约为四分之一英寸。
去耦技术:应用本文描述的去耦技术或遵循器件制造商的建议。
时钟分配:将时钟发生器/缓冲电路放在PC板中间，并将信号均匀地发送到所有负载。回顾本文档中概述的时钟端接技术。避免每个输出缓冲器上有两个以上的负载。
PLL:回顾本指南中描述的PLL隔离技术。对于高噪声系统，使用高电源抑制调节器为PLL电路提供干净的电源。
电源时序控制:审查设计，确保所有电压连续上升，以避免闩锁和总线争用的可能性。确保在上电期间置位RESET，并遵循器件特定的电源时序要求。
外部上拉和下拉:检查所有关键信号引脚，如配置引脚、TRST、NMI等。，如果它们连接到外部电路，请确保它们具有外部上拉和下拉电阻。如果没有路由出去，则使用内部上拉和下拉来强制信号进入有效状态。不要依靠内部上拉和下拉来驱动外部电路。
高速总线(DDR、RapidIO、EMIF):遵循推荐的布局。根据器件特定参考设计的建议，增加电阻端接。
电路板叠层:确保有一个连续的接地层和一个连续的电源层。接地层和电源层应相邻放置，以增加自然电路板电容，这有助于过滤高频噪声(300MHz以上)。将关键信号布线层放在接地层旁边。