一、新建工程
1、file-proj-new
2、工程命名及保存位置
3、选择工程类型为RTL（verilog行为描述语言编程）
4、暂跳过资源文件（源程序）及约束文件（硬件电路引脚约束）添加，进行芯片选型，选择对应心片型号数据，此处用到开发板为Xilinx——AX7103；
5、完成工程创建
二、Sources文件及Constraints文件建立
1、Sources文件建立：project manager–Add Sources–Add or create design sources
_其它OK YES即可_
2、Constraints文件建立：project manager–Add Sources–Add or create constraints
其它finish OK YES即可
3、双击相应文件进行程序编写
