本节为基础使用流程。
1. 打开软件，选择新建工程
2. 确认创建新工程
3. 选择创建工程名及路径
4. 选择创建工程类型，一般选择RTL
5. 选择FPGA芯片型号
6. 以下为工程概况，其中框中为选择的芯片型号，点击finish
7. 添加Xilinx官方IP核
（此处强调为官方IP，是因为IP也可以用户自定义内容后封装成IP，后期会讲）
8.选择需要的IP,如下为IBERT的IP核
9. IP核的设置界面
（此处以IBERT为例，大部分其它类型IP操作雷同）
IP设置完，点击OK即可。
10. 在该工程内添加新文件
11.可添加的文件有三种，源文件、约束文件、仿真文件。
11.1以下添加为工程源文件
源文件名及格式（此处选择verilog格式）
新建好的源文件如下，点击finish即可
11.2以下添加为约束文件（内容为芯片引脚、电平、时钟约束等）
11.3以下添加为仿真文件（仿真源文件逻辑功能等是否满足设计）
文件添加完成后，打开各文件添加相应内容（略）
12. 点击bitstreams，执行编译综合、实现、生成bit文件
如下弹窗点击yes,
bit文件生成完成，会弹窗如下，如果界面选项不需要，直接点击cancel
生成的.bit文件可用于测试；
生成.mcs或者.bin文件，可以固化（固化的前提，是FPGA外挂了存储型芯片，如Nor Flash）