Vivado生成网表文件

如何操作？

以之前写的采用有限状态机实现序列检测模块为例，现在写了个两路“101”序列检测器模块（就是把原来的例化两个），该模块的结构如下：

module fsm_test_top(
    //系统IO
    input                   clk,
    input                   rst,

    //两路序列输入
    input                   din_0,
    input                   din_1,

    //两路序列检测结果输出
    output                  dout_0,
    output                  dout_1  
    );

    fsm_test U_0(
        .clk        (clk),
        .rst        (rst),

        .din        (din_0),
        .dout       (dout_0)
    );

    fsm_test U_1(
        .clk        (clk),
        .rst        (rst),

        .din        (din_1),
        .dout       (dout_1)
    );
endmodule

然后要求需要把“fsm_test_top”这个模块生成网表文件，步骤如下

将模块设为顶层

将fsm_test_top设为顶层

找到综合设置（Synthesis Settings）

Synthesis Settings

修改Options选项

修改Synthesis Options

其中需要注意的是，Options中将-flatten_hierarchy设为full，意思是模块综合后的层次结构全部为平级，只剩下顶层，这样产生的网表文件就不易被查看到层级关系了，可详见UG901的第11页[2]

UG901的第11页 -flatten_hierarchy选项

此外，More Options选项设置为-mode out_of_context，原因是因为Vivado在综合的时候会自动将顶层的IO口自动插入buffer，而现在需要生成网表的模块往往不是顶层，生成的文件是需要被其他模块例化的，所以不能含有IO buffer，设为-mode out_of_context即表示不插入IO buffers，注意mode前面有个"-"，具体可详见UG901的第26页[2]

UG901的第26页 More Options注意事项

对模块综合（Synthesis）

Run Synthesis

Open Synthesized Design

Open Synthesized Design

可以得到这个界面

生成网表文件

生成网表文件前需要先Open Synthesized Design，然后在Tcl Console中输入[3]

//vivado 2017.4及以前
write_verilog -mode port <design_name>.v

//vivado 2018.1及以后
write_verilog -mode synth_stub <design_name>.v

//例如本次，文件名前面不加地址则默认保存在C:/Users/<user>/AppData/Roaming/Xilinx/Vivado/下
write_verilog -mode synth_stub D:/fsm_test_top.v

生成只有IO接口信息的.v文件

然后再生成网表edf文件，同样在Tcl Console中输入[3]：

//模块不包含Xilinx的IP
write_edif <design_name>.edf

//模块包含Xilinx的IP
write_edif -security_mode all <design_name>.edf

//本次模块中没有使用Xilinx的IP
write_edif D:/fsm_test_top.edf