- 第五章主要讲述本章介绍具有记忆功能的基本逻辑单元－触发器 ， 重点介绍各触发器的结构 、工作原理 、 动作特点 ， 以及触发器从功能上的分类及相互间的转换
- 首先从组成各类触发器的基本部分 － SR 锁存器入手 ， 介绍触发器的结构 、 逻辑功能 、 动作特点 。在此基础上介绍 JK 触发器 、D 触发器 、T 触发器等 ， 给出触发器的描述方程 。
- 本章重点是各触发器的功能表（要求熟记） 、逻辑符号 、 触发电平 、 状态方程的描述等
数电5——触发器
1. 概述
- 触发器：能够存储1位二值信号的基本单元电路。
- 触发器的特点
- 具有两个能自行保持的稳定状态，用来表示逻辑状态的0
和1,或二进制数的0和1 - 在触发信号的作用下，根据不同的输入信号可以置0或是1状态
- 触发器分类
- 按触发方式：电平触发器、脉冲触发器和边沿触发器
- 按逻辑功能方式：SR锁存器、JK触发器、D触发器、T触发器、T’触发器
- 按结构：基本SR锁存器、同步SR触发器、主从触发器、维持阻塞触发器、边沿触发器等
- 根据存储数据的原理：静态触发器和动态触发器，
静态触发器是靠电路的自锁来存储数据的，
动态触发器是靠电容存储电荷来存储数据的
本章讲静态触发器，按照触发方式先介绍基本SR锁存器，再介绍电平触发的触发器、脉冲触发的触发器和边沿触发的触发器
2. SR(set-reset latch)锁存器
SR锁存器（又叫基本RS触发器）是各种触发器构成的基本部
件，也是最简单的一种触发器。
（它的置0或置1是由输入信号直接完成，无需触发信号，所以只是基本触发器）
2.1 电路结构与工作原理
2.1.1 电路结构
Q , Q ′ Q,Q' Q,Q′称为输出端，并且定义 Q = 1 , Q ′ = 0 Q=1,Q'=0 Q=1,Q′=0为锁存器的 1 1 1状态(101)， Q = 0 , Q ′ = 1 Q=0,Q'=1 Q=0,Q′=1为锁存器的 0 0 0状态（010），[Q,Q’不同看Q的状态确定0,1]。 S D S_{D} SD称为置1输入端（置位端）， R D R_{D} RD称为置0输入端（复位端）
由或非门构成：其电路及图形符号如图所示
2.1.2 工作原理
功能表如下
| S D S_{D} SD | R D R_{D} RD | Q Q Q | Q ′ Q' Q′ | Q ∗ Q^{*} Q∗ | 说明 |
|---|---|---|---|---|---|
| 1 | 0 | 1 | 0 | 1 | 置1 |
| 0 | 1 | 0 | 1 | 0 | 置0 |
| 0 | 0 | Q Q Q | Q ′ Q' Q′ | Q Q Q | 存储,这就是触发器的神奇之处，记忆原来的信号 |
| 1 | 1 | 0 | 0 | 0 ( 1 ) 0^{(1)} 0(1) | 0禁态（不定态），同时去掉高电平加低电平，输出状态不确定 |
总结：
- 输入信号必须满足 R D S D = 0 R_{D}S_{D}=0 RDSD=0[两者同时为高电平时，同时置0不确定，所以不允许]
- 输出 Q ∗ Q^{*} Q∗直接看 Q Q Q
- 以 Q Q Q为观察对象， S D = 1 S_{D}=1 SD=1置1， R D = 1 R_{D}=1 RD=1置零，两者为零，看前一个状态
3 电平触发的触发器
在电平触发触发的触发器电路中，除了置1、置0输入端以外，又增加了一个触发信号输入端。只有触发信号变为有效电平时，触发器才能响应置0、置1信号，这样就能实现某些触发器在同一时刻动作。
这个控制信号叫做时钟信号（Clock），简称时钟，用CLK表示。这种受时钟控制的触发器统称为时钟触发器
3.1 电路结构与工作原理
3.1.1 电路结构
所示为电平触发SR触发器（同步SR触发器）的基本电路结构及图形符号：
只有在CLK=1时，SR才能起作用
3.1.2 工作原理
功能表如下：
- CLK＝0：此时门G 3 和G 4被封锁，输出为高电平.对于由G 1 和G 2 构成的SR锁存器，相当于输入00，触发器保持原态，即Q* = Q
- CLK＝1：此时门G 3 和G 4开启，触发器输出由S和R决定
3.2 带异步输入端的电平触发器
在某些应用场合，有时需要在时钟CLK到来之前，先将触发器预置成制定状态，故实际的同步S R 触发器设置了异步置位端 S D ′ S_{ D} ' SD′和异步复位端 R D ′ R_{ D}' RD′
3.2.1 电路结构
3.2.2 工作原理
在CLK=0时，可以通过 S D ′ S_{ D} ' SD′和 R D ′ R_{ D}' RD′ 对锁存器的初始状态进行设置（因为与时钟信号不同步，所以称之为异步）
在CLK=1时， S D ′ S_{ D} ' SD′和 R D ′ R_{ D}' RD′ 处于高电平，锁存器的状态是由S,R引起的
注意：异步输入端应该在CLK=0时使用，不然预置状态可能没办法保存
3.3 电平触发方式的动作特点
3.3.1 特点与空翻现象
- 只有当CLK变为有效电平时，触发器才能接受输入信号，并作出相应的动作
- 在CLK=1的全部时间里，S和R的状态的变化都可能引起输出状态的改变。在CLK回到0以后，触发器保存的是CLK回到0以前的瞬间的状态
- 空翻现象：在CLK=1时，SR发生多次变化，触发器的输出也会发生多次翻转，这就降低了触发器的抗干扰能力
- 例一：对于同步SR触发器，电路、时钟及输入端波形如图所示，若Q ＝0 ，试画出Q和 Q’的波形
3.3.2 例子
- 例二：电路如图所示，已知 S 、 R 、 R D ′ S、R、R_{ D} ' S、R、RD′和 C L K CLK CLK的波形,且 S D ′ = 1 S_{ D} '=1 SD′=1,试画出Q和Q’的波形
最开始， C L K = 0 CLK=0 CLK=0, R D ′ = 0 R_{D}'=0 RD′=0,异步置零，所以Q为0，然后 R D ′ = 1 R_{D}'=1 RD′=1,Q不变,后面按正常情况分析。最后出现一个 S , R S,R S,R同时为1，属于禁态
由此例题可以看出，这种同步RS触发器在CLK＝1期间，输出状态随输入信号S、R的变化而多次翻转，即存在空翻现象，降低电路的抗干扰能力。
而且实际应用中要求触发器在每个CLK信号作用期间状态只能改变一次。另外S和R的取值受到约束，即不能同时为1。
3.4 D触发器
为了适应单端输入信号的需要，有时将S通过反相器接到R上，如图所示，构成电平触发的D触发器
3.4.1 电路图与逻辑符号
3.4.2 真值表
3.4.3 特点：出入同
是在CLK的有效电平期间输出状态始终跟随输入状态变化，即输出与输入状态相同