本文学习摘抄至数字芯片实验室
1、 如下图所示的一个LFSR结构，初值如图所示，在4个时钟周期之后，寄存器中的值从左到右的16进制表示为？
变化前：X[16]、X[15]、X[14] 、X[13] 、X[12]、X[11] 、X[10]、X[9] 、X[8]、X[7]、X[6]、X[5]、X[4]、X[3]、X[2]、X[1]
变化后：X[1] 、X[16]、X[15]^ X[1]、X[14] ^ X[1]、X[13]、X[12] ^ X[1]、X[11]、X[10]、X[9]、X[8]、X[7]、X[6]、X[5]、X[4]、X[3]、X[2]
初值：10_1_01_10011100001
根据上述关系，进行4个周期的转换，然后用16进制表示
2、下图中的一个三级反相器链，第一级反相器的输入电容Ci = 4fF，最后一级反相器的负载电容CL = 32fF，为使整个反相器链的延迟最小，如果第一级反相器的大小为1，第二级反相器的大小应为？第三级反相器的大小应为？
f = 2, 所以第二级反相器的大小应为2，第三级反相器的大小应为4
3、下图的电路中，flip-flop2的setup time margin = ？ ns
Tmargin = 10ns + 0.6ns -0.2 ns– 0.65 ns –0.35 ns – 0.45 ns = 8.95ns
4、下图中的电路，器件延迟如图中标注，将框内的电路作为一个寄存器，其有效setup time = ? ns，hold time = ？ ns
有效setup time分析：
对于D触发器而言，Tsetup = 2ns,也就是说数据信号需要提前时钟信号2ns到达触发器D端。
考虑时钟路径延迟，Tsetup_valid = Tsetup - 1ns = 1ns ；
在考虑数路径延迟：Tsetup_valid = Tsetup - 1ns +2ns = 3ns ；
有效hold time分析：
对于D触发器而言，Thold = 2ns,也就是说数据信号需要在时钟信号到达后保持2ns
考虑时钟路径延迟，Thold_valid = Thold + 1ns = 3ns ；
在考虑数路径延迟：Thold_valid = Thold + 1ns -2ns = 1ns ；