（8）Verilog include 头文件使用路径（FPGA不积跬步101）

名言：相信自己，心有多大，舞台就有多大！

1 问题描述

在Quartus、ISE、vivado等开发工具下，使用include头文件时，会涉及到文件路径问题。如果不添加文件路径，编译时会报错误。

2 解决方案

方案1：添加include头文件路径（绝对路径或相对路径），可以解决编译报错问题。

方案2：把include头文件和verilog文件放在同一个文件夹下，可以解决编译报错问题。

3 文件路径添加方法

以E:\top\led\src\include\timescale.v为例。

绝对路径：`include "E:/topl/led/src/include/timescale.v"

相对路径：`include "../src/include/timescale.v"或`include "src/include/timescale.v"

说明：推荐使用绝对路径。

4 结束语

如果遇到问题，可以一起沟通讨论，邮箱：[email protected]。