STA基础知识简介

逻辑门单元

1. 逻辑门单元分为组合逻辑门单元和时序逻辑门单元。
2. CMOS工艺下，数字逻辑门单元主要由PMOS和NMOS晶体管组成。
3. 时序分析中逻辑门延时和信号线延时这两个参数值组成的阶段延时（stage delay）是时序分析中计算延时的主要组成部分。

门单元的时序计算参数

组合逻辑门单元的相关的时序参数主要包括信号转换延时（transition delay）和逻辑门延时(logic gate delay)。

• **信号转换延时：**输入端口或者输出端口由高电平转换成低电平或者由低电平转换成高电平所需要的时间成为信号转换延时。
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  slew_lower_threshold_pct_fall : 20.0;
  slew_upper_threshold_pct_fall : 80.0;
  slew_lower_threshold_pct_rise : 10.0;
  slew_upper_threshold_pct_rise: 90.0;
  
• 逻辑门延时:通过由晶体管组成的逻辑门可以使高、低电平输入信号进行逻辑求值并产生对应的高电平或低电平信号输出，而从输入信号改变到对应的正确输出信号的时间间隔即为逻辑门延时。
  
  input_threshold_pct_fall:60;
  output_threshold_pct_fall:50;
  定义逻辑门从低电输入信号到低电平平输出信号的延时为：从输入信号低于标准供电电压60%开始到输出信号变化到低于标准供电电压50%时的时间间隔。