verilog三段式状态机思想

状态机在FPGA设计中具有十分重要的地位，可以实现类似单片机一样的按一定流程“执行”。

1. 什么是状态机？
​ 状态机就是将一个复杂的问题分为很多个步骤，这一步做好了才能去到下一步。比如说实现一个i2c协议发送单字节数据过程，第一步是发送地址；第二步是等待应答，应答成功后进入第三部发送寄存器地址，失败则回到空闲态，然后再次等待发送信号；第四步也是等待应答，应带成功进入第五步发送一个字节数据，失败则返回空闲态，然后等待发送信号，从头开始；第六步等待应答，应答成功则发送stop信号，然后回到空闲态，等下一个发送信号，失败则回到空闲态等发送信号。当然，可以加入发送失败标志判断是否需要重新发送。

什么是三段状态机？
三段状态机的思想可以类比自己去旅游：

• 第一段：我要去哪儿？（时序电路，由时钟触发）

always @(posedge clk or negedge rst_n) begin       
    if(!rst_n) begin          
        current_state <= IDLE; // 复位后状态机处于空闲态       
    end       
    else begin           
        current_state <= next_state; // 更新状态       
    end   
end

**

- 第二段：我怎样去？（组合电路，条件符合立刻就变）

**

always @(*) begin 
      if("进入状态的条件") begin
           next_state = "想要进入的状态";
      end
      else if("进入状态的条件") begin 
          next_state = "想要进入的状态"; 
      end 
      ...... 
      ...... 
      ...... 
end

**

• 第三段：去了干啥？（时序电路，时钟触发）

**

always @(posedge clk or negedge rst_n) begin
    if(!rst_n) begin
        "复位状态机中使到的变量(寄存器)";
    end
    else begin
        case(current_state)
            "状态1": begin
                "要干的事";
                ......
            end
            "状态2": begin
                "要干的事";
                ......
            end
            ......
            ......
            ......
            default: begin
                "默认情况下要干的事";
            end
        endcase
    end
end

以上就是三段状态机的思想加流程，当然在设计状态机之前一定要设计好状态，以及状态转换的条件。特别注意在第三段中default状态，该状态其实是状态机不在空闲态时各个变量的操作，一般是让变量不变，进行如下操作：

default: begin
   demo_reg_1   <= demo_reg_1;
   demo_reg_2   <= demo_reg_2;
    ......
    ......
    ......
end

最后，推荐一个使用状态机完成的i2c主机代码，网址如下：

https://www.stepfpga.com/doc/i2c_master_core
编辑于 2020-03-18

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