まず第一に、私はネットワークの非同期の原理は、関連情報の同期解除をリセット見つけます。ほとんどはそれを明確にどのような相関関係の原則にしない、それは迷惑です。
今、一日の時間の原則の答えを費やし：なぜ非同期リセット、同期解除を達成することができます理解することは？
第1のDフリップフロップを知っている必要があり、動作原理をリセットし、リセット信号が中間トリガ・ロジックの最後のポート作用に適用されます。
アクティブのリセット端子（通常は1）、リセット信号が直接SRラッチの最終段階に適用される（ラッチ原理および電子の基礎であるフリップフロップの原理を知る必要がある）、次いで、フリップフロップ場合、直接qは0が出力されます。
リセット信号が非アクティブのとき（0）、リセット信号が0であり、ドライブはそのように、共通のクロック信号によって、信号制御データの変更をリセットし、SRラッチの最終段、入力Q = Dの、出力ではありませんQ = D。
グラフセット、図の端子CLRにリセットされたとき、我々は理解し、それが別のセットが理解されます。
非同期リセット、同期解除。
Module1標準コード（CLK、RST_N、rst_n_out）; 入力CLK、 入力RST_N、 出力rst_n_out; // ワイヤrst_n_out_n; // Oタイプが定義されていない場合、デフォルトのタイプはワイヤである REGのrst_n1; REGのrst_n2; 常に @（posedgeの CLK または negedge RST_N ） 始める IF！（RST_N） 開始 rst_n1 <= 1 ' ; B0 rst_n2 <= 1 'はB0; 終了 他 始める rst_n1を <= 。1 "B1; rst_n2 <= rst_n1。 末端 端部が 割り当てる rst_n_out = rst_n2。 ENDMODULE
つまり、リセット端子（リセット状態として、この時から始まる）は、次いで、Q1とQ2が同時にリセット信号によって制御RST_N RST_N最初に0、0がそのまま出力されます。
RST_Nプロセスは01からになると、リセット端子には、この時点で0になり、それが直接のフリップフロップの出力に影響を与えません。この状態で、Q1はD1により決定される、Q2はD2によって決定されます。このとき、クロックエッジQ1ので、第1のフリップフロップのリセット信号の一般的な効果を有します
D1があるため、Q1が出力CLKに応じて決定され、リセット信号を第2のフリップフロップに適用されているため、クロック時間は、D2が状態Q1 = 0前場合であり、D2はDフリップフロップによれば、以降0であります原理は、関係なく、CLKなぜ、Q2 = 0のため、出力は0 q2が継続しています。
第1のフリップフロップのリセット信号とクロック信号の回復時間が満たされない場合、すなわち、それはこの時間に第二段階を第一段階、この際、第1のフリップフロッ準安定状態が発生の引き金内部遅延を満足しないが、トリガーは上昇を終了しました、
私たちは、Q2を変更するために継続するために、データの次の立ち上がりエッジを待つ必要があります。
準安定時間が経過すると（準安定性はもはや一の周期よりも、複数のサイクルは、依然として第二段目のフリップフロップに影響を与えないであろう）場合、次のクロック周期が到来し、通常の場合には、第1のフリップフロップの出力を有しています1、及び第2のフリップフロップは、D2 = 1出力時間rst_n_outに直接等しくすることができ、リセットが完了する。
すなわち、同期性質が解除され、元のではなく、リセット信号を制御するクロックサイクルだけ遅延、出力端子にアクティブな非同期リセット信号に直接作用することができる非同期リセット、即ち、同期が解除され、無効です。