チャレンジ（a）は、電子システム設計面
電子システムの大規模なシステム設計の複雑さと増加した統合により、設計者は100MHzの回路設計よりも多くに従事している、バスの動作周波数は100MHzを超えるいくつかそれ以上に達したか50MHZを超えました。現在、クロック周波数の約50％が50MHzの設計よりも、設計周波数の約20％が120MHzのを超えています。
システムが50MHzので動作するとき、それは、伝送線効果と整合性の問題の信号を有することになると、システムクロックが120MHzのに達したときに、他の従来の方法基づいてPCB設計ない限り高速回路設計の知識が動作しません。そのため、高速回路設計技術により、設計者は注意する必要があり、電子システムを設計するための手段となっています。唯一の高速回路設計者の設計技術を使用して、設計プロセスの制御性を実現しています。
（B）高速回路は何ですか
周波数は、一般的に考えられている場合、デジタル論理回路が到達または45MHzのを越える〜50MHZ、全体電子システムの周波数に対する回路の動作は、高速回路と呼ばれる（例えば1/3の場合）一定量を占めています。
実際には、高調波信号のエッジの周波数は、信号自体の周波数よりも高い、迅速に結果が意図しない信号伝送につながっエッジ（または信号遷移）立ち上がりおよび立ち下がり信号を変更しています。したがって、ワイヤが一般的に合意された場合の伝播遅延は、駆動端デジタル信号の立ち上がり時間の1/2よりも大きくなるような高速信号その信号伝送線効果を生成します。
過渡送出信号は、立ち上がりまたは立ち下がり時間と、信号状態の変化で生じます。駆動信号から受信機への送信時間は、上昇の1/2未満であるか、立ち下がり時間た場合、一定時間後に、駆動端信号に到達する前に、受信側からの反射信号が状態を変化させます。信号は、駆動端に到達した後、逆に、反射信号が状態を変化させます。反射信号が非常に強い場合、論理状態変化の波形に存在重畳するようにしてもよいです。
決定（C）、高速信号
我々は、ラインの効果が発生し、伝送のための前提条件を定義したが、どのようにそのライン遅延は駆動端信号の立ち上がり時間の1/2よりも大きく、上記の？一般に、信号の立ち上がり時間の典型的な値は、手動装置によって与えられてもよいし、信号伝播時間は、PCB設計における実際の配線長によって決定されます。下の写真の配線長（遅延）は、信号の立ち上がり時間を示しており、対応が可能になります。
PCB遅延のインチあたり0.167ns ..です しかし、複数のビアと、多ピンデバイス、ワイヤ上のマルチセット制約は、遅延が増大します。信号は、典型的には約0.2nsの高速ロジックデバイスの立ち上がり時間です。ボードは、チップのGaAs、7.62ミリメートルの最大配線長を持っている場合。
提供された信号の時間Tr、信号線のTPD伝播遅延を上昇します。Tr≥4Tpd場合、信号は、安全なエリアに落ちます。2Tpd≥Tr≥4Tpd場合、信号は、不確実なエリアに落ちます。Tr≤2Tpd場合、信号は問題領域を落ちます。信号は不確定領域と問題領域を低下するため、高速ルーティング方法が使用されるべきです。
（D）伝送線は何ですか
PCB板上的走线可等效为下图所示的串联和并联的电容、电阻和电感结构。串联电阻的典型值0.25-0.55 ohms/foot，因为绝缘层的缘故，并联电阻阻值通常很高。将寄生电阻、电容和电感加到实际的PCB连线中之后，连线上的最终阻抗称为特征阻抗Zo。线径越宽，距电源/地越近，或隔离层的介电常数越高，特征阻抗就越小。如果传输线和接收端的阻抗不匹配，那么输出的电流信号和信号最终的稳定状态将不同，这就引起信号在接收端产生反射，这个反射信号将传回信号发射端并再次反射回来。随着能量的减弱反射信号的幅度将减小，直到信号的电压和电流达到稳定。这种效应被称为振荡，信号的振荡在信号的上升沿和下降沿经常可以看到。（E）、伝送線の影響
上記の定義に基づいて、伝送線路モデル、伝送路全体の回路設計をまとめるあまり効果をもたらすでしょう。
・信号は、反射信号を反射
誤差とタイミング誤差及び遅延タイミング-delay
偽スイッチング複数の論理レベル閾値誤差を横切る・
・オーバーシュート及びアンダーシュートオーバーシュート/アンダーシュート
・クロストークノイズ誘発（またはクロストーク）
・EMI放射電磁放射を
5.1反射信号
トレースが適切に（終了）終了していない場合には、駆動側からのパルス信号は、信号プロファイルの歪みを引き起こすことなく、受信側、所望の効果に反映されています。ときに大きな歪み変形は、設計の失敗によるエラーのさまざまなを引き起こす可能性があります。これと同時に、設計の障害を引き起こす可能性がある、ノイズが増大する歪み変形感度を知らせます。これは、考慮するのに十分でない場合には、EMIだけでなく、独自のデザインの結果に影響を与える可能性があり、大幅に増加し、システム全体の故障の原因となります。
主に反射された信号が生成さ：長いトレースは、伝送線の端部と一致し、過剰なキャパシタンス又はインダクタンスのインピーダンス不整合はありません。
5.2遅延とタイミング誤差
信号の遅延及びタイミング誤差を次のように時間の信号周期が遷移を通知しない場合にハイとロー論理レベル閾値との間の変化。過度の信号遅延が混乱タイミングエラーおよびデバイスの機能性をもたらし得ます。
この問題は通常、複数の受信側がある場合に発生します。回路設計者は、設計の正しさを保証するために、最悪の場合の遅延時間を決定する必要があります。ドライブ過負荷、長い回路：によって生成される信号の遅延を引き起こします。
複数の論理レベル閾値誤差を横切る5.3
遷移中信号は、このタイプのエラーにつながる複数のロジック・レベルしきい値に及ぶことができます。複数のエラーしきい値論理レベルは、発振信号の特別な形態である横切っ即ち、論理レベルの発振信号が閾値の近傍で発生し、複数の閾値論理原因不全を横切る論理レベル。反射信号が発生する理由：長いトレースではなく、伝送線路の端部、および過剰容量やインダクタンスのインピーダンス不整合。
5.4オーバーシュート、アンダーシュート
赤い線から行くには理由が長すぎる、またはその両方が速すぎる信号の変化を超えると下急ぎました。受信側入力保護ダイオード保護のほとんどの要素が、時にはオーバーシュート要素レベルがはるかに電源電圧範囲、部品の損傷を超え。
5.5クロストーク
信号線に隣接したPCBを通る信号は、我々は、クロストークを呼び出し、に関連する信号を誘発する信号線におけるクロストーク性能。
接地信号線、大きな行間隔近い、より小さいクロストーク信号が生成しました。非同期信号とクロック信号は、クロストークになりやすいです。したがって、クロストーク信号を解決するための方法は、除去されるか、マスク信号のクロストークが深刻な干渉です。
5.6電磁放射
EMI（電磁干渉）の電磁干渉問題過度の電磁放射線によって引き起こされる電磁放射線に感受性の両方を含みます。EMI性能デジタルシステムのパワーアップを実行するとき、周囲は、周囲環境における電子機器の正常な動作を妨害電磁波を放射します。主な理由は、高周波回路を生成し、レイアウトが不合理であるということです。現時点では、ソフトウェア・ツール・シミュレーションは、EMIを行ったが、EMIシミュレータは、高価な、シミュレーションパラメータと直接シミュレーション結果の精度と有用性に影響を与えることは非常に困難境界条件、です。最も一般的な方法は、駆動制御の設計の様々な態様を実施するための設計ルールのあらゆる側面で使用される様々なEMI設計ルールを制御することです。
（VI）、伝送線の影響を回避する方法は
、我々は以下の側面について話これらの効果を制御する方法を紹介し、上記の問題のための送電線に影響を与えます。
重要なケーブルの長さのトレースの6.1厳密な制御
PCBに存在するアカウントの伝送線効果の問題を考慮する必要があり、エッジ高速ホッピングのデザインがある場合。現在一般的に高速の集積回路チップに使用される高クロック周波数はこのような問題です。いくつかの基本的な原理があり、この問題を解決する：CMOSまたはTTL回路設計は、動作周波数が10MHzの未満である場合、配線長さ7インチ未満であるべきです。50MHzの動作周波数、配線長が1.5インチを超えてはなりません。動作周波数が達するか超えた場合に75MHzの配線の長さは1インチであるべきです。0.3インチのGaAsチップ最大配線長さ。あなたは、この標準、送電線の問題を超えた場合。
6.2合理的な計画配線トポロジ
伝送線効果に対する別の解決策は、正しいルーティングパスと端子トポロジを選択することです。トポロジーは、配線パターンとシーケンシャルネットワークケーブルの配線構造を意味します。トレースは短い枝の長さを維持しない限り高速ロジックデバイス、または急速に変化する信号のエッジが離れるであろうときに幹線分岐信号ライントレースが歪みます。通常の状況下では、PCBは、2つの基本的なトポロジ、すなわちデイジーチェーン（デイジーチェーン）とスター配線（スター）の分布をトレース。
デイジーチェーン配線、駆動端部から配線が開始され、順次各受信端に到達します。信号特性を変化させる直列抵抗場合、直列抵抗は、駆動端の近くに配置されるべきです。制御は、高調波干渉の態様では、デイジーチェーン最良のアラインメントをトレース。しかし、このケーブル配線方式最低の合格率は、100％の生地に合格することは容易ではありません。実際の設計では、我々はできるだけ短くデイジーチェーン分岐配線長を行い、セキュリティの値の長さが:.スタブ遅延<= Trtの*であるべきである 0.1
未満、例えば1.5インチの高速TTL回路の分岐端長さ。このトポロジの配線スペースが小さく、単一の抵抗の整合終端によって占有することができます。しかしながら、この位置合わせ構造は、受信側で信号の異なる信号を受信するように同期されていません。
スタートポロジは、有効同期クロック信号が、困難な高密度配線基板PCBハンドの完成を回避することができます。自動ルーティングは、スター配線を実現するための最良の方法です。各ブランチの終端抵抗が必要です。終端抵抗の抵抗値は、配線の特性インピーダンスと一致しなければなりません。これは、計算することができる手計算と特性インピーダンスの終端抵抗値の値CADツールによって行うことができます。
上記の例では単純な二終端抵抗を使用して、実際の選択より複雑な整合終端。最初のオプションは、RC端子を一致させることです。RC整合端子は、消費電力を低減することができるが、比較的安定した信号を動作するために使用することができます。この方法では、クロックラインの信号処理を一致させるのがベストです。欠点は、端末RC整合容量が形状、信号の伝搬速度に影響を与える可能性があることです。
直列抵抗は、終端なし、追加の電力消費量を一致しますが、送信信号が遅くなります。このように、バスドライバ回路はほとんど効果のための時間遅延。直列抵抗に一致する端末が接続の数と基板上のデバイスの密度を減少させるために使用することができるという利点があります。
最後に、端末の一致を分離するための方法は、このようにして整合素子は、受信機の近くに配置する必要があります。利点はロー信号を引かず、ウェルノイズを回避することができます。TTL入力信号（ACT、HCT、FAST）のための典型的な。
さらに、終端タイプと実装タイプのパッケージ抵抗のためにも考慮しなければなりません。SMDの表面抵抗は、典型的には、スルーホール素子、SMDパッケージの成分の選択よりも低いインダクタンスを有します。垂直方向および水平方向：選択された法線抵抗場合、2つのインストールオプションがあります。
垂直取付けピン抵抗に短い装着され、それが大気中に、より容易に、抵抗と回路基板、耐熱性との間の熱抵抗を低減することができます。しかし、長いインダクタ抵抗の垂直取り付けが増加します。下部水平インストールインストールは、より低いインダクタンスを有するからです。しかし、過熱抵抗は抵抗がマッチが失敗したPCBトレース、潜在的な故障要因の終了を引き起こし、オープンとなり、最悪の場合には、ドリフトします。
6.3電磁干渉抑制方法
PCB（EMC）の電磁適合性を改善するために、良好な信号完全性を。前記PCBは、優れた接地板を確実にするために非常に重要です。これは、接地面層を有する複合信号は非常に有効な方法で使用して設計しました。また、回路基板の最小信号の最外層の密度電磁放射を低減するための良い方法は、この方法は、PCB実装を実行するように設計された「層の表面積」「ビルドアップ」することができます。地下に埋設することができる薄い絶縁層と組み合わせ、抵抗やコンデンサにおけるPCBの通常のプロセスを経て微多孔層によって達成される層の表面積を増大させる、単位面積当たりの配線密度は、従って、ほぼ倍増しますPCBの量を減らします。PCBは、低減された電流ループを意味トレース巨大な影響、低減分岐トレース長のトポロジーの面積を減少させており、電磁放射は、電流ループの面積にほぼ比例する特徴は、高密度リードの少量ながらことを意味しますピン・パッケージ・デバイスは、電磁適合性特性を改善するために、今度はそれによって電流ループを低減、減少配線長を引き起こす、使用することができます。
6.4他の技術を使用してもよい
デカップリングコンデンサ、集積回路チップの電源過渡オーバーシュートの電圧を減少させるために、集積回路チップとして添加されるべきです。このバリは、有効電力供給に影響を取り除くことができ、プリント基板上のループの放射電力を低減します。
デカップリングコンデンサは、脚チューブは、その滑らかなバリ最高の電源層に接続されているのではなく、集積回路の電源に直接接続されている場合。ソケットデカップリング・コンデンサといくつかのデバイスがある理由です、と一部のデバイスは、十分に小さくなるように、デバイスからのデカップリング・コンデンサの距離が必要です。
任意の高速・高電力デバイスは、電源電圧過渡オーバーシュートを低減するために一緒に置かれるべきです。
いかなる電源層が存在しない場合は、回路と信号との間の電力接続部に形成されたループの長さは、放射源は容易感知回路となります。
ケースを構成するトレースは、同じネットワークケーブルまたはループまたはオープンループの他の痕跡を通過しません。同一のネットワーク回線を他のトレースをループは、閉ループである場合。両方の場合において、アンテナ（線状アンテナとループアンテナ）を形成する効果。外部アンテナは、EMI放射するだけでなく、独自の回路に敏感を生成します。ループは、閉ループによって生成された放射線の面積にほぼ比例するので、考慮されなければならない問題です。
結論
高速回路の設計が非常に複雑な設計で、図研の高速アルゴリズムの配線（ルート・エディタ）とEMC / EMI解析ソフトウェア（INCASES、ホットステージ）分析と発見の問題に適用されます。この論文に記載された方法は、これらの問題を解決する高速回路設計のために設計されています。加えて、いくつかの要因がある高速回路設計を行う際に、これらの要因は、時々互いに対向考慮する必要があります。高速デバイスの近くに配置位置は、ものの、遅延を低減することができるが、有意なクロストーク及び熱的効果を生成することができます。そのため、設計、要因を比較検討するための包括的なトレードオフを行う必要があり、両方の設計要件を満たし、かつ設計の複雑さを軽減します。高速PCB設計ツールの制御のみの制御、設計プロセスを構成し、信頼性の高いですが、また、PCB基板設計www.jiepei.com/g532校正についての詳細であることを