目次
PCB モジュラー設計 13 - FLASH および DDR 高速 PCB レイアウト設計仕様
リンク: ROM、RAM、フラッシュ、DDR、EMMC 百科事典
1. フラッシュ高速 PCB レイアウト設計仕様
1. フラッシュの概要
現在、フラッシュには主に NOR フラッシュと NADN フラッシュの 2 種類があり、
NOR フラッシュの読み取りは一般的な SDRAM と同じです。ユーザーは NOR フラッシュにロードされたコードを直接実行でき、SRAM の容量を削減できます。そしてコストを節約します。
NAND フラッシュはメモリのランダム読み取り技術を採用しておらず、一度に 1 ブロックずつ、通常は一度に 512 バイトずつ読み取ります。この技術を使用したフラッシュは比較的安価です。
一般に、読み出し速度が速いため、小容量の NOR フラッシュが使用され、主にオペレーティング システムなどの重要な情報の保存に使用されます。
一方、大容量の NOR フラッシュが使用されます。最も一般的な NAND フラッシュ アプリケーションは DOC (Disk) です。オンチップ）は組み込みシステムで使用されており、私たちが通常使用している「フラッシュドライブ」はオンラインで消去できます。
フラッシュ: 不揮発性メモリの一種ですフラッシュメモリの物理的特性は一般的なメモリとは根本的に異なります:
現在、あらゆる種類の DDR、SDRAM、または RDRAM は揮発性メモリであり、メモリ内のデータをそのまま保持することはできません。電流の供給が停止している限り、コンピュータの電源を入れるたびにデータをメモリに再ロードする必要がありますが、フラッシュメモリは電流を供給しなくてもデータを長期間保持でき、その記憶特性はハードディスクと同等です。 . デバイスの記憶媒体のベース。
NOR FLASH: チップ内で実行できるのが特徴で、システムRAMにコードを読み込まずにアプリケーションプログラムをフラッシュメモリ上で直接実行できます。
1～16M以下の小容量はコストパフォーマンスに優れていますが、書き込み速度と消去速度が非常に遅いため、パフォーマンスに大きな影響を与えます。
彼の読み取り値は、一般的な SDRAM の読み取り値と同じです。
NANDフラッシュ：NANDフラッシュメモリは、大容量で書き換え速度が速いという利点があり、デジタルカメラなどの組み込み製品やMP3ウォークマンメモリカード、小型Uディスクなどの大容量データの保存に適しています。
読み取りは一度に 1 ブロック、通常は一度に 512 バイトずつ実行されます。
ユーザーは NAND フラッシュ上でコードを直接実行できないため、多くは NAND フラッシュを使用し、スタートアップ コードを実行するために小さな NOR フラッシュを作成します。
2. NOR と NAND の性能比較
FLASH フラッシュ メモリは、ブロックと呼ばれるメモリ セルのブロックで消去、書き込み、再プログラムが可能な不揮発性メモリです。フラッシュ デバイスの書き込み操作は、空のセルまたは消去されたセルでのみ実行できるため、ほとんどの場合、書き込み操作の前に消去を実行する必要があります。NAND デバイスでは消去操作を実行するのが非常に簡単ですが、NOR では消去前にターゲット ブロック内のすべてのビットを 1 に書き込む必要があります。
NOR デバイスの消去は 64 ～ 128KB のブロックで実行されるため、書き込み/消去動作の実行時間は 5 秒ですが、NAND デバイスの消去は 8 ～ 32KB のブロックで実行され、最大 4 ミリ秒しかかかりません。
消去実行時のブロック サイズの違いにより、NOR と NADN のパフォーマンスの差がさらに広がります。統計によると、特定の書き込み操作のセット (特に小さなファイルを更新する場合) では、NOR ベースで実行する場合はより多くの消去操作を実行する必要があります。単位。したがって、ストレージ ソリューションを選択するとき、設計者は次の要素を考慮する必要があります。
● NOR の読み出し速度は NAND に比べて若干速くなります。
● NAND の書き込み速度は NOR に比べて非常に高速です。
● NAND の 4ms の消去速度は、NOR の 5ms よりもはるかに高速です。
● ほとんどの書き込み操作では、最初に消去操作が必要です。
● NAND の消去単位が小さくなり、対応する消去回路も少なくなります。
(注: NOR FLASH SECTOR の消去時間はブランドやサイズによって異なります。たとえば、4M FLASH の場合、一部の SECTOR 消去時間は 60ms ですが、最大 6 秒かかるものもあります。)
3. NANDフラッシュの使用
HDD は、プラッター、磁気ヘッド、ディスク回転シャフトと制御モーター、磁気ヘッド コントローラー、データ アダプター、インターフェイス、キャッシュを含む従来の通常のハードディスクであるメカニカル ハードディスクを指します。
SDD (ソリッド ステート ドライブ) は、制御ユニット、ストレージ ユニット (DRAM チップ/FLASH チップ) を含むソリッド ステート ドライブです。
違い: HDD は機械的にデータを検索するため、耐衝撃性は SSD よりはるかに低く、データ検索時間も SSD よりはるかに短くなります。
4. FLASHピンの定義
上の図によると、翻訳は次のようになります。
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I/O0 ～ I/O7: アドレス/データ/コマンドの入力とデータの出力に使用します。
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CLE: Command Latch Enable、コマンドラッチイネーブル、コマンドを入力する前に、まずモードレジスタにCLEイネーブルを設定します
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ALE：Address Latch Enable、アドレスラッチイネーブル、アドレスを入力する前に、まずモードレジスタにALEイネーブルを設定します
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CE#: Chip Enable、チップが有効になっています。Nand フラッシュを動作させる前に、まずこのチップを選択して動作させる必要があります。
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RE#: データを読み取る前に、読み取りイネーブル、読み取りイネーブル、CE# を有効にする必要があります。
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WE#: 書き込みイネーブル、書き込みイネーブル。データの書き込みとフェッチを行う前に、最初に WE# を有効にする必要があります。
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WP#: ライトプロテクト、ライトプロテクト
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R/B#: Ready/Busy 出力、ready/busy、主にプログラミング/消去コマンドの送信後にこれらの操作が完了したかどうかを検出するために使用されます。busy、プログラミング/消去操作がまだ進行中であることを示し、ready はプログラミング/消去操作が完了していることを示します。操作が完了しました。
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Vcc：電源、電源
-
Vss: 地面、地面
-
NC: 未接続、未定義、接続されていません。
5.Nand Flashデータ読み出し動作のタイミング図
6. FLASH参考回路図
7. PCB レイアウト設計ガイドライン
1) レイアウト:
(1) NAND はメイン コントロールの近くに配置する必要があります。
(2) デカップリング コンデンサは NAND の近くに配置されます。
(3) RE、WE、および DQS 信号の直列抵抗は主制御の近くに配置され、直列抵抗と主制御接続の間の距離は ≤300mil です。
2) 信号線の配線要件:
(1) NAND とメイン制御配線の間の配線は ≤2000mil;
(2) トレースのインピーダンスは 50 オームです。
(3) 線間隔 ≥ 線幅の 2 倍。
(4) D0~D7、RE、WE は DQS と同じ長さ、制御 ≤300mil;
(5) D0～D7 で使用するビアの数はできるだけ同じにする必要があります。
(6) トレース基準面が完全であることを必ず確認してください。
(7) 配線内に高周波信号が含まれないようにしてください。
(8) VCC/VCCQ の線幅は 12mil 以上、または電源配線の代わりに直接銅メッキを使用し、電源ラインにビアがある場合、ビアの数は 2 以上にする必要があります。電源に対するビアによる電流制限の影響を回避するため。
FLASH実戦事例展示
2. DDR高速PCBレイアウト設計仕様
1.DDRとは何ですか?
DDR=Double Data Rateダブルレート、DDR SDRAM=ダブルレートシンクロナスダイナミックランダムアクセスメモリ、人々はDDRと呼んでいますが、その中でもSDRAMはSynchronous Dynamic Random Access Memoryの略、つまり同期ダイナミックランダムアクセスメモリです。DDR SDRAM は Double Data Rate SDRAM の略で、ダブルレートのシンクロナス ダイナミック ランダム アクセス メモリを意味します。DDRメモリはSDRAMメモリをベースに開発されており、現在でもSDRAMの生産システムを使用しているため、メモリメーカーは通常のSDRAMの製造設備を少し改良するだけでDDRメモリの生産が可能となり、効果的にコストを削減できます。 。
DDR の動作条件:
DDR のアップグレードに伴い、バス クロック周波数はますます高くなり、伝送速度はますます速くなり、動作電圧はますます低くなり、徐々に変化していることがわかります。高速化の方向性により、DDR 配線レイアウトのインピーダンス整合に対する要求も高まります。
2. DDRピンの定義
次の図は、DDR ピンの一般的な定義です。DDR ピンは 3 つのカテゴリに分類できます。最初のカテゴリは電源ライン、VDDQ、VSSQ、VDD、VSS、VREF はすべて電源ライン、2 番目のカテゴリはデータ ラインです
。上位および下位の 8 ビット データ ラインは、D0 ～ D7+LDM+ データ差動ペアと D8 ～ D15+UDM+ データ差動ペアで構成されるグループで、通常は 11 ラインがデータ ラインのグループです。3 番目のタイプはアドレス ラインです。データ線と電源
線が均等に分割され、残りは一対のクロック差動でアドレス線に分けられます。
3. DDR PCB レイアウト規則
DDR の数に応じてレイアウトを実行できます。
1. DDR 1 枚
DDR の一部が使用される場合、レイアウトはポイントツーポイントとなり、配線用に一定のスペースが残ります。
2. DDR 2 枚
2 個の DDR を使用する場合は、CPU の対応する DDR ピンの中心位置に対して対称になり、巻き線のための一定のスペースを残し、直列抵抗と並列抵抗の位置に注意してください。
中央に排除がある場合、DDRとセンターの距離：800～1000mil
中央に排除がない場合、DDRとセンターの距離：600～800mil
合理的にレイアウト構造を計画する必要があります。まえがきによると、DDR は 2 枚で少なくとも 3 層の配線層が必要とあり、6 層基板と 3 層の配線層を想定すると、T 点構造を例にとります。図からわかるように、BGA であるため
、パッケージでは、表層を直接配線することが難しく、同時に上位 8 ビット データと下位 8 ビット データがペアで交差します。理論的には、データ ラインを 1 層で配線できますが、アドレスが異なるため、ラインは少なくとも 2 つの配線層を使用する必要があります。十分なお金があるときはケチる必要はありません。ラインでは、8 つの上位ビットと下位ビットのそれぞれに 1 つの配線層が必要です。同時に、センターT ポイントの構造は一般に内層を使用するため、DDR 内で配線する場合は、内層のデータ ラインと内層のアドレス ラインにギャップが生じないように注意してください。競合は次のとおりです。左側がデータ ラインであり、
使用下の青がトゥゴー、右がTポイントです。タンのインナーを使用してください。タンをトゥゴーに使用する場合、理論的にはまったく問題ありませんが、ピークをずらして移動し、配線用のスペースが少なすぎるのを避けてください
。！！
T の抜け方について補足させていただきますと、基本的に DDR が 2 つある場合は、まず DDR の内側の T 点に行き、次に外側の T 点に行く必要があります。両側の点がずらして配置されているのが最良の分布です。配置されています。2 つの派閥があり、一般的に言えば、両側のアドレス ラインは不均一です。T の 2 列のビアは、できるだけ均等に配置する必要があります。ポイント T のビアとビアの間の距離は、通常、ファンアウトした DDR です。パッド ビア間の間隔。そうしないとあまり良くありません。この点を忘れずに追加してください。間隔は DDR のビアと一致することが最善です。
次に、T 点配線ですが、BGA が 3W 原則を満たさないのと同じように、T 点で 3W 原則を満たすことは基本的に不可能です。それを満たせるなら、あなたはすごいです。尊敬します。おいおい、T ポイントは非常に難しいです。基本的に T ポイントに行く方法はわかっていますが、穴をあおる場合、穴の割り当ても科学であり、実際に理解する必要があります。
次に CPU の配線を DDR の T 点に導きます。実際には特別なことは何もありません。表層から抜け出してください。抜けられない場合は最下層に進みます。できれば、表層から抜けてください。抜け出せないので、下の層に行きます。3 番目の層を使用して位置を切り替え、同じ長さの十分なスペースを残して配線します。(コストを考慮すると、理論的には 4 つの配線層が最も快適です)
3. 4 枚の DDR 以上
4チップDDRや8チップDDRの場合、上下2枚を貼り合わせるのが一般的であり、これは2チップDDRと同じで、特に目新しいことはなく、意味はしっかりと入っていますよね。
4. DDR の PCB 配線原理
配線要件 (レイアウトガイドまたはシミュレーション結果を参照することを推奨)
特性インピーダンス：シングルエンド50オーム、差動100オーム
同じレイヤー (DO-D7、LDM、LDQS)、(D8-D15.UDM、UDQS) で 10 データ行ごとに実行してみてください。
信号線間の距離は3Wの原則を満たしており、データ線、アドレス（制御）線、およびクロック線間の距離は少なくとも20マイルまたは少なくとも3Wに保たれます。
スペースが許せば、絶縁のためにそれらの間にアース線を追加する必要があります。アース線の推奨幅は 15 ～ 30mil です。
VREF 電源配線はまずコンデンサを通過し、次にピンに入ります。Vre 電源配線の推奨幅は 20mil 以上、同層の他の信号線との距離は 20mil が望ましいです。
すべての信号線は交差分割されておらず、完全なリファレンス プレーンを持つ必要があります。レイヤを変更する場合、リファレンス レイヤが変更される場合は、リターン ビアまたはデカップリング コンデンサの追加に注意を払う必要があります。
3 つ以上の DDR 配線トポロジの場合、リモート分岐が優先され、点 T のビア ホールは 2 つの DDR の中央に開けられます。
デイジー チェーンはシミュレーションによって検証するか、チップ レイアウト ガイドによって要求される必要があります。(通常、読み書きバランスをサポートするマスターのみがデイジーチェーンをサポートできます)
すべての DDR 信号は、対応するリファレンス プレーンのエッジから少なくとも 30 ～ 40mil 離れています。DDR の一部ではない信号は、DDR 電源を参照してはなりません
等長ルール
データラインの長さはDQSのリファレンスと等しく、アドレスライン、コントロールライン、クロックラインの長さはクロックラインのリファレンスと等しくなります ソフトウェア上でクロックラインのリファレンスがない場合、基準線として手動で選択する必要があります。
データ ラインの最大長は 2500mil を超えてはならず、グループ内の長さの誤差範囲は +/- 25ml に制御され、DQS およびクロック ラインの長さの誤差は +/-250mil に制御され、最大長は 2500mil を超えてはなりません。シングルチップ DDR の誤差は 1000mil を超えてはなりません:
アドレス ラインの誤差範囲は +/-100mil:DQS 以内に制御され、クロック差動ペアの誤差範囲は +/-5mil 以内に制御されます。インピーダンスを設計する場合、内部ペアの間隔はラインの 2 倍を超えないようにしてください。幅。信号の実際の長さにはコンポーネント ピンの長さが含まれている必要があります。コンポーネント ピンの長さを取得して、それをソフトウェアにインポートしてみてください。
まとめ
全体的な計画を考慮せずに直接配線すると、時間の無駄になります。
5. DDR PCB を設計および配線する場合、トポロジ構造の選択
PCB 設計で DDR 部分を扱うとき、トポロジーを選択します。一般に、DDR には T ポイントとフライバイの 2 つのトポロジーがあります。では、これら 2 つのトポロジーのアプリケーション シナリオと違いは何でしょうか?
T ポイント トポロジー: CPU からの信号線がビアホールを通って両側に接続され、分岐点は通常信号の中心になります。
フライバイトポロジ: 通常、信号がチップから出た後、最初の信号ポイントを通過し、次に 2 番目の信号ポイントを通過して最後まで順番に接続する方法
配線と等長の観点から、一般的にはFly-byトポロジーを採用することが推奨されており、等長の場合はT点の扱いが難しいため、等長の場合はT点トポロジーを検討するようにしています。基板スペースが十分にあるため、信号線の長さが短くなり、信号の品質をより確実に確保できます。一般に、4 チップと 4 チップの場合、T ポイントとフライバイを使用できます。 DDR を使用します。チップが 4 つ以上ある場合は、DDR の使用を推奨します。Fly-by トポロジを使用するか、T ポイント DDR 上下シールを使用してプロセスを実行します。上下 2 枚の DDR シール接続後、DDR の対称中心に線を引き、T 点接続します。
タイミング要件の観点から: DDR が読み書きバランスをサポートしているかどうかを確認する必要があります。読み書きバランスをサポートしていない場合、フライバイ トポロジは使用できません。T ポイント構造を使用する利点は次のとおりです。信号は同時に到着することができ、Fly-by トポロジを使用する場合、読み書きバランスをサポートする DDR は、同時に到着できなくても内部調整を行うことができます。
読み書きバランスをサポートしていない DDR でフライバイ トポロジを使用すると、動作が定格電力未満になり、速度が要件を満たさず、正常に動作するには周波数を下げる必要がある場合があります。これも DDR の設計であり、少し不適切な取り扱いをすると DDR が正常に動作しなくなるなど、よく発生する問題があります。
では、DDR を扱う際にはどのような点に注意すべきでしょうか。
1. DDR 信号に完全なリファレンス プレーンがあることを確認する必要があります。
2. DDR の等しい長さはデータシートの要件を満たす必要があり、十分なスペースがある場合は誤差を小さくする必要があります。
3. 長さが等しい場合、3W の原則を満たす必要があります。
4. DDR に関係のない信号や電源は DDR 領域を越えることはできません。
5. 長時間待機する場合は、BGA 内でワイヤーを巻き込まないように注意してください。
6. スペースが許せば、差動などの重要な信号をパッケージ化する必要があります。
7. 非 DDR 信号の場合、DDR 電源をリファレンス プレーンとして使用してはなりません。
8. たとえば、すべての DDR 信号のリファレンス プレーンのエッジは約 40mil の距離を維持する必要があります。
9. DDR が完了したら、DDR 領域にグランド ビアの円を作成します。
10. すべての DDR 信号は、データシートのインピーダンス要件に厳密に従って設計される必要があります。
11. DDR パーツは、レイアウト中は干渉源から遠ざける必要があります。
3. EMMC高速PCBレイアウト設計仕様
1 はじめに
eMMC (Embedded Multi Media Card) は、Embedded Multimedia Card の略称で、主に携帯電話やタブレットコンピュータの特性に合わせて設計されています。
その本質は、NAND フラッシュに基づいてコントローラーを追加し、標準インターフェイスを予約することです。
2. eMMC信号の概要
eMMC パーティクルの PIN ピンは、主に電源ピン、制御信号ピン、データ信号ピンの 3 つのグループに分類されます。
電源ピン
VCCQ 電圧: この電圧は CPU データ バスの VCCIO によって決定されます (eMMC バスの VCCIO 値は VCCQ と一致している必要があります)
VCC 電圧: この電圧はコア電圧です。
VDDIM: コア電源端子に内部接続されており、主な機能はコア電圧を安定させることです。この PIN ピンは 1μF コンデンサに直接接続されてグランドに接続されています。
制御信号ピン
CLK: データ同期のためにホストから出力されるクロック信号。
CMD: 主に、ホストが eMMC に命令を送信し、eMMC がホストに要求を送信するために使用されます。
DS クロック: DS クロックは eMMC によってホストに送信され、ホストと eMMC 間のデータ受信同期に使用されます。HS400 モードの場合のみ、DS ピンを使用する必要があります。
注: HS200 モードでは、CLK、CMD、D[3...0] を使用する必要があり、HS400 モードでは、CLK、CMD、D[7...0]、DS を使用する必要があります。
制御信号ピン
CLK: データ同期のためにホストから出力されるクロック信号。
CMD: 主に、ホストが eMMC に命令を送信し、eMMC がホストに要求を送信するために使用されます。
DS クロック: DS クロックは eMMC によってホストに送信され、ホストと eMMC 間のデータ受信同期に使用されます。HS400 モードの場合のみ、DS ピンを使用する必要があります。
3. eMMCパッケージ
eMMC のパッケージは PIN ピンにより 153ball と 169ball に分けられますが、これら 2 種類のピンは互換性があり、後者は信号定義がなく、チップ固定用の空きピンがさらに 16 本あることが知られています。Vanke チップ パッケージのサイズは次によって決まります。
11.5*13
12*16
14*18
16*20
実際は次のとおりです。
通常、PCB レイアウトで最大サイズを予約し、パッドは 153 ボール チップと互換性のある 169 ボールとして描画されます。
4. ハードウェア回路設計
パワー部回路
制御ピンとデータピン
他の部分
5. 基板レイアウトのご提案
eMMC5.1 バージョンの PCB 配線レイアウトとフィルター コンデンサ配置の推奨事項は次のとおりです。
推奨されるデカップリング コンデンサ:
— VCCQ ≥ 0.1 uF x1 および 2.2 uF x1 (このキャップは C6 ボールにできるだけ近づける必要があります) および 1 x 1uF
— VCC ≥ 0.1uF x1 および 2.2uF x1
— VDDI ≥ 0.1uF x1 および 2.2uF x1
参考回路図は以下のとおりです。
PCB レイアウトの参考デザイン
参考デザイン 1
リファレンスデザイン2
リファレンスデザイン3
リファレンスデザイン4
リファレンス デザイン 5
前述のリファレンス デザインは、約 6mil 幅のトレースと 12mil/24mil のビアを使用した v5.x eMMC デバイスのレイアウト例を示しています。注意すべき点は、eMMC ボールの間隔により、ラインが「NC」ボールを通過できるようにライン幅を調整する必要がある場合があることです。
参考デザイン 1 ～ 4 はケーブルの太さ調整により NC を回避 参考デザイン 5 は NC PIN を直接通すレイアウト方式を採用 参考デザイン 5 についてメーカー提案は以下の通り：e・MMC 信号
NC ピンを介してファンアウトすることができます。NC ピンには内部接続が存在しません。マイクロンでは、e-MMC 信号を RFU ピンを介してファンアウトしないことをお勧めします。
e・MMC 信号は NC ピンを介してファンアウトできます。NC ピンへの内部接続はありません。マイクロンは、RFU ピンを介して e-MMC 信号をファンアウトしないことをお勧めします。
自分の知識に従って eMMC で PCB レイアウトを実行できます。この記事は参考用です。楽しめ