${pageContext.request.contextPath}得到什么路径（秒懂！ intellij idea）
${pageContext.request.contextPath}得到的就是 web的路径 /web
jsp为什么路径是正确的，跳转后确是404
<form action="student/save.do" method="post"> 比如我要提交到这个地址，却发现怎么提交都是找不到网页。 解决方法是不要用相对路径，用绝对路径。加上
${pageContext.request.contextPath} 如
<form action="${pageContext.request.contextPath}/student/save.do" method="post"> 这样就可以提交到了。
简单的SpringMVC小项目（适合刚刚学的）
该项目可以实现用户注册和登录。比较简单，没有用数据库。纯属是为了练习一下刚刚学的SpringMVC。 代码中我会有备注，供大家理解 最重要的是先配置，web.xml
<?xml version="1.0" encoding="UTF-8"?>
<web-app xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"
xmlns="http://java.sun.com/xml/ns/javaee"
xsi:schemaLocat
VHDL硬件描述语言（一）——基本结构
版权声明：本文为博主原创文章，转载请注明博客地址： https://blog.csdn.net/zy010101/article/details/88254139 VHDL硬件描述语言是一种用于电路设计的硬件语言。出现在在80年代的后期，最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种设计语言 。VHDL主要用于描述数字系统的结构，行为，功能和接口。 VHDL语言是用来设计FPGA/PLD硬件的。VHDL语言是基于行为描述的。更加重要的是VHDL语言设计是于硬件电路无关
VHDL硬件描述语言(二)——子程序
版权声明：本文为博主原创文章，转载请注明博客地址： https://blog.csdn.net/zy010101/article/details/88366622 在VHDL语言中，子程序包括函数和过程。一般被定义在程序包里面。 函数 函数在VHDL中可以用于求值，函数的特征是多个输入，一个输出。这和普通的软件程序设计语言没有什么区别。函数定义的形式如下：
FUNCTION 函数名(参数列表) RETURN 数据类型 --函数首
FUNCTION 函数名(参数列表) RETUR
VHDL硬件描述语言（三）——基本数据对象和数据类型
版权声明：本文为博主原创文章，转载请注明博客地址： https://blog.csdn.net/zy010101/article/details/88367468 VHDL是一种强类型的语言，它不允许不同数据类型之间的相互赋值。如果想在不同数据类型之间进行赋值则需要调用函数来完成。 在VHDL语言里，基本数据对象有三种：常量，变量以及信号。 常量 常量就是常数，它的数值不能更改。它必须初始化。它的一般定义格式如下：
CONSTANT 常量名:数据类型 := 表达式; --表达式是用来初
欧几里得算法（辗转相除法），扩展欧几里得算法，乘法逆元，最小正整数解
版权声明：本文为博主原创文章，转载请注明博客地址： https://blog.csdn.net/zy010101/article/details/88372492 欧几里得算法 欧几里得算法是用来求解两个不全为0的非负整数m和n的最大公约数的一个高效且简单的算法。该算法来自于欧几里得的《几何原本》。数学公式表达如下：
对两个不全为0的非负整数不断应用此式：gcd(m,n)=gcd(n,m mod n);直到m mod n为0时。m就是最大公约数 证明：我们假设有a,b两个不全为0的数，令 a
UDP套接字编程——Python语言描述
版权声明：本文为博主原创文章，转载请注明博客地址： https://blog.csdn.net/zy010101/article/details/88639774 首先，回顾一下。在我们使用Socket编程之前的一些网络的概念。 IP：它是用来标识处于Internet之中的端系统的。 MAC：它是用于在同一局域网中标识不同的计算机的。 端口号：它是用来标识同一台主机上不同的网路应用程序的。 套接字成为了应用程序进行通信的一种抽象机制。每一个进程都有一个或者多个套接字。当生成一个套接字的时候，就
TCP套接字编程——Python语言描述
版权声明：本文为博主原创文章，转载请注明博客地址： https://blog.csdn.net/zy010101/article/details/88649682 TCP和UDP不同，它是面向连接的服务。因此，在传输数据之前，必须要先建立连接。当连接一旦建立，那么客户端就可以直接通过该套接字向服务器发送数据。而无需向UDP连接中那样需要指定目的地址。下面我们来看客户端代码。
from socket import *;
server_address = 'localhost';
server
硬件描述语言VHDL——运算符
版权声明：本文为博主原创文章，转载请注明博客地址： https://blog.csdn.net/zy010101/article/details/88683951 逻辑运算符 and or not nand nor xor xnor 这7种逻辑运算符。它们分别是与，或，非，与非，或非，异或，同或。 它们的操作数只能是std_logic,bit,boolean类型的数据或者是相应的矢量，操作数为矢量的时候，要求长度相等。 算术运算符 + - * / 这4种很常见，很多综合器并不支持*和/。 关系
硬件描述语言VHDL——顺序语句
版权声明：本文为博主原创文章，转载请注明博客地址： https://blog.csdn.net/zy010101/article/details/88685089 VHDL语言的基本语句分为两大类，顺序语句和并行语句。这是由于硬件设计的特点所引起的。假设需要设计一个三输入的与门和两输入的或门，将它们两个的结果作为输入给加法器，那么这就需要同时给5个信号。这是并行的，不能顺序执行。 在VHDL中，变量的赋值语句使用":="这个符号，变量的赋值是立即生效的。 信号的赋值语句使用"<=",它的赋值是
可靠数据传输基本原理
版权声明：本文为博主原创文章，转载请注明博客地址： https://blog.csdn.net/zy010101/article/details/88981728 可靠数据传输是指：数据可以通过一条可靠信道来传输。传输的数据不会受到损失或者丢失，而且所有数据都是按照其发送顺序进行交付。 我们都知道IP层是不可靠传输的，而TCP是可靠传输的，但是TCP是传输层的协议，这就要求设计一个合理的协议机制，当底层丢失的时候，需要如何处理。下面一步步构造可靠数据传输协议。称之为rdt协议。 rdt1.0
硬件描述语言VHDL——并行语句
版权声明：本文为博主原创文章，转载请注明博客地址： https://blog.csdn.net/zy010101/article/details/89068182 并行语句是是硬件描述语言的特殊之处，这也是硬件描述语言不可少的一部分。硬件电路例如：总线，它需要多个输入。这个时候，我们必须并发的给出总线上的数据。软件程序设计语言也有并发，但是在性能要求不是苛刻的情形下，无需使用并发。软件的并发由多线程和多进程来实现。 在VHDL中，并发语句是同时执行的。它们的书写顺序和执行顺序没有关系。在结构体
硬件描述语言VHDL——元件例化
版权声明：本文为博主原创文章，转载请注明博客地址： https://blog.csdn.net/zy010101/article/details/89298910 VHDL语言的一大特点是“自顶向下”进行硬件设计。这样的方式能最大化利用接口的优点。从系统的观点来看，这是层次化的设计，有利于扩展。 元件例化 元件例化，简单来说就是将以前设计的实体当做本设计的一个元件，然后利用VHDL语句将各元件之间的连接关系描述出来。元件例化语句由两部分组成，一部分是元件定义，即将现成的设计实体定义为本设计的元
VHDL实现与门，或门，非门。
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--二输入与门
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY and2 IS
PORT(a,b:IN STD_LOGIC;
c:OUT STD_LOGIC);
END and2;
ARCHITECTURE and2_behavior OF and2 IS
VHDL实现8选1数据选择器
版权声明：本文为博主原创文章，转载请注明博客地址： https://blog.csdn.net/zy010101/article/details/89302918 8选1数据选择器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY mux8 IS
PORT(data:IN STD_LOGIC_VECTOR(0 TO 7);
addr:IN STD_LOGIC_VECTOR(2 DOWNTO 0);
output:OUT STD_LO
VHDL实现编码器和译码器
版权声明：本文为博主原创文章，转载请注明博客地址： https://blog.csdn.net/zy010101/article/details/89303112 普通编码器（8——3编码器）
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY encode8_3 IS
PORT(input:IN STD_LOGIC_VECTOR(7 DOWNTO 0);
output:OUT STD_LOGIC_VECTOR(2 DOWNTO 0));
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