推荐一款好用的IC设计中生成register model的工具

无意中发现一个开源的工具，使用systemRDL文件作为输入，可以生成寄存器相关的RTL module，UVM中使用的regmodel，C和verilog的头文件(包含寄存器某个字段的偏移以及mask bits)，以及html的文档。资源如下：

https://github.com/zhajio1988/Open_RegModel

生成的html文档示例如下：

https://systemrdl.github.io/RALBot-html