关于systemverilog中package、import、include的使用

1)、首先看一个类的使用

在文件AA.sv里定义一个类AA

class AA;

int　　a1；

endclass : AA

最简单的，定义一个类AA，里面只有一个成员i，应该无异议。

2)、package 包，是对class的分类存放（和C++比较类似）

在文件PA.sv里定义一个package，如下：

package　　PA　　；

`include　　“AA.sv”

endpackage :PA

3)、import的使用 在文件PB里调用AA类

package 　　PB ；

inport PA::AA ;

AA a ;

endpackage :PB

在PB里使用PA，

当package调用package时，

使用import。

4)、include的使用 如果想在package PC里直接使用AA，如何使用呢？

package PC ;

`include　　“AA.sv”

A.a ；

endpackage：PC

总结：
include 一般是package直接调用class时使用

import 一般是package调用package时使用

参考文献：
【1】https://www.cnblogs.com/YanRuoChuanFPGA/p/9585361.html