周期计数器

1. 写完了再看感觉逻辑很清晰：

• cpu中实现计数器（reg变量+always时序，注意verilog综合规范），值赋给接口
• bench中从接口地址取数计算

2. 可能出错的点在：

• 笔误
• verilog语言使用不规范
• 数据类型使用不规范，bench代码中数据类型转换的时候出错

3. 测试心得

• 分模块，独立测试。这是两个很独立的模块
• 二分法定位。是最块的了，出bug了不要慌，逐步定位

转载于:https://www.jianshu.com/p/55bc4661a487