本文介绍的是MT7686平台的规格书，这个芯片的资料在网上很少，这分资料是在一牛网论坛里下载的，有需要的可下载看看
MT7686_Datasheet
MediaTek MT7686D是一种高度集成的芯片组，包括一个应用处理器、一个低功耗的1x11n单波段Wi-Fi子系统和一个电源管理单元(Ppu)。
MT7686基于ARM Cortex-M4，带有浮点微控制器单元(MCU)，包括4MB pSRAM和4MB闪存。MT7686还支持接口，包括UART、I2C、SPI、I2S、PWM、SDIO和ADC
Wi-Fi子系统包括802.11b/g/n无线电、基带和MAC，以满足低功耗和高吞吐量的应用需求。它还包含32位rISC CPU，可以完全卸载应用处理器
MT7686系统框图
功能概述
主处理器子系统
ARM® Cortex®-M4 with FPU
带有FPU的Cortex-M4是一种低功耗处理器，具有三级流水线的哈佛体系结构.它减少了引脚数和低功耗，提供极高的性能效率和低的中断延迟，非常适合嵌入式微控制器产品。
处理器包括：
• 符合IEEE 754标准的单精度浮点计算单元(FPU)
• 一种实现低延迟中断处理的嵌套矢量中断控制器(NVIC)
• 扩展断点增强系统调试
• 可选内存保护单元(MPU)，以确保平台的安全鲁棒性
Cortex-M4执行具有32位结构的拇指-2指令集，具有8位和16位微控制器的高代码密度。该指令集与Cortex-m3/m0完全向后兼容。
高速缓冲控制器
在CPU通过片上总线访问非零等待状态存储器(如EMI、外部闪存或引导ROM)时，实现了可配置的32 KB缓存以提高代码提取性能。
核心高速缓存是包含在外部存储器中的可高速缓存的数据的一小部分的副本的小的存储器块。如果CPU读取可缓存的数据，则数据将被复制到核心缓存中。{\f2O}NCECPU再次请求相同的数据，它可以直接从核心缓存（称为缓存命中）获得，而不是再次从外部存储器中取出来实现零等待状态延迟
可以禁用高速缓存，并将此内存块转换为紧耦合存储器(TCM)，这是一种用于正常数据存储的高速存储器。可以将TCM和Cache的大小设置为四种配置：
• 32KB cache, 64KB TCM
• 16KB cache, 80KB TCM
• 8KB cache, 88KB TCM
• 0KB cache, 96KB TCM
内存管理
实现了三种类型的内存以供使用：
1)在cpu时钟速度为零等待状态下，最高可达96 KB的片上存储器(Sram)。
2)嵌入式闪存32 Mbit存储程序和数据。
3)32 Mbit的嵌入式伪SRAM(PSRAM)用于应用程序存储。
SRAM由TCMs和L1缓存组成。L1高速缓存(高达32 KB)被实现以提高长延迟存储器(FLASH和pSRAM)的处理器访问性能。
TCMs是为高速、低延迟和低功耗的应用而设计的。每一种中医都有其自身的权力状态，即活动状态、保留状态或权力下降状态。必须处于正常阅读和活动状态。写入访问保留状态保存SRAM内容，并消耗无访问的最小泄漏电流。掉电会丢失内容并消耗几乎零的功率。
TCMs还可以被其他内部AHB主机访问，如DMA或多媒体子系统，用于低功耗应用。这些应用程序可以在TCM上运行而不给PSRAM或闪存供电以节省更多的功率
引导ROM也是为处理器引导实现的，其内容是不可改变的。
资料参考：
