Verilog编写测试激励，延时操作演示：
第一个圆圈是en在1000ns后的变化情况，第二个圆圈是rst_n经过2000ns后的变化情况，延时是累加的
但是模块与模块之间的延时是相互独立的
Verilog编写测试激励中的延时问题
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转载自blog.csdn.net/emodeleiji/article/details/80061048
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