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Part 1：新建Verilog工程
step1：到file里点击new project wizard
step2：点击next到如下界面，在第一行里选择填入工程的路径，第二行填入工程名称，第三行是工程顶层文件的名称（软件默认和工程名称相同）
step3：点击next，显示如下界面，这里主要是添加一些外部的设计 文件到工程里，如果没有，直接选择下一步。当然，建好工程之后，仍然可以添加外部的设计文件。
step4：直接点击next，显示如下界面。这里主要是为了选择器件，因为目前手里有一块特权的BJEMP208套件，因此选择MAXII系列里面的EPM240T100C5 。
step5：点击next,显示如下界面。这里主要配置一下仿真的设置，因为主要用verilog所以，仿真这边格式选择verilog，其他默认即可。
step6：点击next,显示如下界面，这里是对上述设计的一个总结，查看一下，如果没问题，直接next，如果发现有问题，可以返回到上面重新修改。
step7：点击finish，这样，一个FPGA的工程就建立好了！
step8：接下来就可以在file里面为工程添加设计文件，点击file里面的new。
或者直接点击工具栏里面的new图标，
显示如下界面：
点击设计文件里面的verilog文件，点击ok，
顶层会多出一个新建的.v文件，然后就可以在里面写自己的代码了~~~
