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使用vivado对verilog代码综合后，左边的“Flow Navigator”一列的“Open Synthesized Design”
点开后可以看到原理图，但发现生成的全是LUT之类的，以我的水平根本没法阅读嘛！！
后来请教大家发现有个好用的、友好的原理图。从左边的“RTL ANALYSIS”点开，这个原理图跟数字电路里面的符号类似，这样容易看多了。对照源码来查看原理图，收获颇多！
建议像我这样的初学者可以多打开这个原理图来看看，看下自己写的代码是不是按照自己的思路来生成，相互印证。
希望以后能做到：看到代码想到对应原理图，设计出原理图又能用代码再准确描述出来！