Cadence_CIS初识
Capture CIS 设计过程
设置原理图设计环境
新建Design Project and Schematic
绘制原理图
根据Layout 的需要修改原理图
基本操纵
Place Part （P）：放置元件
Place wire（W）：连接相连的pin脚
Place Auto wire：自动连接
Place bus（B）：总线连接
Place junction（J）：交叉点连接，两条wire相交有两种连接关系；连或不连，加J为连
Place bus entry （E）：可以理解为总线入口，有bus 必有entry
Place net alias（N）：相当于wire，用于连接距离远的pin脚，仅限于同一page电气连接
Place power（F）：放置电源
Place ground（G）：放置地
Place off-page connector ：类似alias，但alias仅用于同一页面，而off-page用于不同页面之间的电气连接
Place no connect（X）：用于无电气连接的pin脚，不放会报错
Place text（T）：放置文本
常用操作
按住Ctrl滚动鼠标滚轮放大缩小原理图（以鼠标指针为中心）；直接滚动鼠标滚轮上下移动；按住Shift滚动左右移动
改变原理图尺寸大小：options->Schematic Page Properties->Page Size
旋转器件：放置器件前直接按R可旋转，放置后选中按R旋转
转中单个或者多个器件，按住Ctrl+鼠标左键，拖动鼠标，可复制所选器件
连线时改变连线角度需按Shift键
元件镜像：选定后V键（垂直）和H键（水平）
鼠标右键选End mode结束当前操作
连线时，终点如果不是管脚，双击结束
管脚之间不要直接相连，通过线连接以防出错（软件设置管脚之间不允许连接的方法：Options/Preferences->Miscellaneous->Wire Drag 打勾去掉）
后期处理
浏览原理图
选中
.dsn, 顶部菜单栏中edit->browse，可以浏览parts、nets等，主要检查是否有漏掉的信息，双击恶意打开原理图并高亮显示所选内容元件替换和更新
右键需要修改的元件，选择Replace cache 或Update Cache
Replace Cache：用于替换
Update Cache：用于更新
Clean up Cache
右键Design Cache选择Clean up Cache用于检测Design Cache与原理图是否一致，并删除多余的内容
移动
默认连与移动元件一同移动，按住Alt移动仅元件移动
自动编号
右键.dsn 选Annotate。首先选择Reset part references to ？进行复位，然后选择 Unconditional reference update进行编号
Tools –> Annotate，调出对话框
Scope
Update entire design：更新整个设计
Update selection：更新选择的部分
Action
Incremental reference update：在现有的基础上进行增加排序
Unconditional reference update：无条件进行排序
Reset part reference to “?” ：把所有的序号变成“？”
Add Intersheet References：在分页图纸间的端口的序号上加上图纸编号
Delete Intersheet References：删除分页间的端口的序号上的图纸编号
Combined property：把对话框中的属性相结合
Reset reference numbers to begin at 1 each page：编号时每张图纸都从1开始
Do not change the page umber：不要改变图纸编号
Use case insensitive compares：不考虑器件的灵敏度
Convert the update property to uppercase：把更新的属性转换成大写字母
Unconditionally update the property：无条件跟新属性
Do not change updated properties visibility：不改变器件更新的属性的可见属性
Make the updated property visible：使器件更新的属性可见
Make the updated property invisible：使器件更新的属性不可见
Create a report file：产生报告文件
Property Update：要更新的属性文件
添加footprint（保证与器件封装名称一致）
双击元件，找到PCB footprint，右键选择Edit ，添加封装名称即可（右键选择Pivot可以切换显示方式）
按住Ctrl选择多个元件，右键选择Edit Properties进行添加
常用元件可通过元件库添加PCB封装
批量添加：右键Page 选择Edit Object Properties ，点击Pivot可以改变视图模式，可多选统一编辑
DRC检查
Design Rules Check点击 ==DRC== 按钮或 Tools –> Design Rules Check ，调出设置对话框
Scope
Check entire design：DRC检查整个原理图
Check Selection：DRC只检查你选择的部分
Mode
Use instances(preferred)：使用当前属性（建议）
Action
Check design rules：进行DRC检测
Delete existing DRC marker：删除DRC检测标志
Report ：DRC检测内容
Create DRC markers for warnings：在警告的地方放置标志
Check hierarchical port connection：检测阶层端口的连接性
Check off-page connector connection：检测分页图纸间接口的连接性
Report identical part references：报告同样的器件序号
Report invalid packaging：报告无效的封装
Report hierarchical ports and off-page connection：报告阶层端口和分页图纸间接口的连接
Check unconnected net：检测未连接的网络
Check SDT compatibility：检测对于SDT文件的兼容性
Report all net name：报告所有的网络名称
生成 netlist：Tools –> Create Netlist ，选择PCB Editor确认
生成 BOM：Reports –> CIS Bill of Materials
Schematic命名规则
- 以下原理图中元器件的命名规则，即 part reference 的开头字母
| 元器件 | 命名 |
|---|---|
| 电容 | C |
| 排容 | CA |
| 电阻 | R |
| 排阻 | RA |
| 可调电阻 | VR |
| 电感 | L |
| 二极管 | D |
| 三极管 | Q |
| 测试点 | TP |
| 接插件 | J |
| 连接器 | CN |
| 金手指 | GF |
| 保险丝 | F |
| 开关 | S |
器件、引脚、网络命名注意事项
以下字符不能使用： ! : ” ’ , ~ * 《 < . 空格
以下推荐使用：A\~Z，0\~9，和_ 这三种各分页元器件标号采用3位数标识方法，第一位数表示页号，后两位数表示业内编码。如R115，U203等
Connector有极性的原理图上需标识。
Schematic注意事项
建立统一元器件库，原理图使用到的元器件从统一的库文件中调用。
连接多页面的端口从页面左上角向下放置，端口连接线长度统一为8个单位，正确标识端口的类别、方向。
对于较多连接的芯片引脚尽量采用网络标号连接，芯片引脚长度为8个单位，电源类网络标号在靠近芯片的4个单位内标记，信号类网络标号从原理芯片的4个单位内标记。
空余引脚用×标识。
最近修改的部分使用彩色框标记以方便检查。
如有跳线，需要标记各种接发的功能。
低电平有效信号线的网络标识统一采用 “/” 前缀，如 /CS_Flash，/RST等。
电源类网络标识需要以电源极性为前缀，如+3.3V，-12V等。
网络标识中不能包含空字符。