- Project项目的组成
1.1 Reference libraries;参考库例如：standard library 。
1.2 Local libraries (design libraries) ：本地库/设计库，项目自动生成的。
1.3 cds.lib file，项目的库组织文件，包含引用库的路径。INCLUDE C/share/cdssetup/cds.lib或者DEFINE myproject_lib worklib。
1.4 Project file (.cpm file)，真正的项目文件。
- 创建项目的过程
2.1选择Allegro Design Entry HDL XL (Concept HDL Expert)工具.
2.2名字必须是小写字母。 - schematic，原理图基本操作。
- 创建项目的过程
3.1名字解析:
File - Edit Hierarchy - Ascend 方式在这个设计中上升或下降到不同的页面和级别。
3.2有两种模式：
预选（Pre-Select ）先元件后命令和后选（post-select）模式_默认。Tools - Options-Tools - Options.选项下面可更改。Windows mode是适用于复制粘贴等操作 。Edit菜单下在Pre_select模式大部分是灰色的。
3.3 加入边框
原理：页面边框当做元件。Component - Add-standard -cadence a size page
3.4添加默认的页面边框Tools - Options-General - Page Border-standard-cadence a size page
3.5Adding Text (Notes)添加文字Place - Note
3.6添加元件并连线。Cadence为每个元件自动添加PATH属性。Wire - Draw.
3.7添加端口Component - Add-INPORT/OUTPORT
3.8添加电源和地
3.9加入页面File - Edit Page/Symbol - Add New Page
3.10创建总线连接，创建总线类似于创建线，但是使用的命名约定略有不同。先Wire - Draw,z在Wire - Signal Name < n-1..0>
3.11Tapping a Bus从总线引出一根。先Wire - Bus Tap ，再Text - Change。 BN property (Bit Number)
3.12指定物理信息，公差、温度等，hdl使用在Component Browser中的Physical Part Filter，与Part Table File (.ptf) 文件关联。终于知道ptf文件的作用了。
3.13检查错误并保存。Tools - Options - Check指定检查的内容。
4. 原理图高级应用：
4.1Using Groups使用群组，为什么使用群组？因为在对某一些元件进行单一重复操作时，例如移动复制等，使用群组可以统一操作。创建方法有三种：
4.1.1表达式创建法。Group - Create - By Expression.
原理图中名字有PORT的元件会全部选中创建为一组。
4.1.2矩形选中区域创建群组。
4.1.3多边形选中创建群组。
5. 创建层次图，有两种方法：自顶向下和自下向上。
5.1自顶向下
步骤：1.File - Edit Page/Symbol - Go To，输入页码，Click Yes。
2.Block - Add加入一个Block,再重命名Block - Rename，
3.Block - Add Pin - Input Pin/Output Pin
4.Wire - Draw加长引脚，赋予信号名
5.加入离页端口， Component - Add-inport/outport
6.save
7.File - Open
上面两张图是关键。
5.2自下向上。有三个步骤：1创建符号。2实例化低级创建的符号。3改变顶级设计
总蓝图
5.2.1底层，创建符号。Tools - Generate View
5.2.2次顶层File - Open新建一个页面，框图symbol在Component - Add
5.2.3最顶层
在层次图中低级的不管有几页最终都会合并成一个框，是指不同的信号名的，相同信号输出或输入端口会合并成一个。
在顶层每有一个框也就是实例，对应的左侧的层级关系图中就有一个层级。
上下级的端口的信号名可以不一样，但是不能没有，对应关系如下图所示：
在保存时有个netlist错误，重新生成symbol再保存就行了
- Plot 文件时可以选择打印的页
- 打包到pcb网表。
如有错误查看log，用find查找器件，再Tools - Part Manager