ERROR:Place:543 - This design does not fit into the number of slices available in this device due to the complexity of
the design and/or constraints.
这个错误，从我百度到的情况来看，第一个是资源不足。但是我这次资源足够。第二个是复杂度，可是我减少到只有几个元件，依然不能plock。第三个可能是时钟域错了，可是时钟域我看过了也没错。
我这里最后找到原因了，
这个是布局后的差别。
第一张图是可以执行布局的，后一张图是布局后会报错的。
原因我感觉是改变了时钟域，上下的时钟域是不一样的。
这个是每次planahead的报错的时候的报告。为何只是布局，会有IDELAYCTRL数量变化呢？？不理解。
就这么一行，多了这一行布线就过不去，如果不加这一行，就可以编译过去。
即使只有一个也不行。看来位置不对。
即使移动位置，看来code_3这个位置不是随便放置的。
我把plock的位置，放在了code_3软件自动布线的位置上，发现可以编译通过了。