Verilog变量位宽定义的两种方式及差别和可能引起的错误

Verilog一定位宽的数据定义

        方式一：

        Verilog的位宽定义一般如下所示：

        如：reg[7:0] in，代表定义一个8位长度的变量in；

 

        方式二：

        在写代码的过程中不小心写成了reg [7]in（少写了“:0”），编译器没有报错。

        差别：此时变成了长度为7的变量in。

        可能引起的错误：不小心写成这样可能导致数据位宽不对而产生问题。