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一、流水线硬件结构
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取指阶段
PC增加器：用来计算下一条指令的地址valP -
译码阶段
一次译码操作读出俩个寄存器的值，寄存器读出端口与算数逻辑单元输入相连 -
执行阶段
ALU会根据指令功能（ifun）来执行指定的运算，得到运算结果valE，同时还会设置条件码寄存器（CC），对于跳转指令，执行阶段会根据条件码和跳转条件来产生信号Cnd(此时Cnd信号传入NewPC，使得下一条指令地址为跳转后的地址)ALU除了执行算数逻辑指令，还要计算有效的访存地址
以及栈指针的运算（加减8），因此ALU输出端口会与数据内存的地址逻辑单元相连
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访存阶段
可将数据写入内存，或者从内存读出数据写入的数据可以由寄存器文件提供，也可以是指令中的常数字段
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写回阶段
寄存器文件有两个写入端口M和E，E与ALU输出端相连，可供ALU结果写回寄存器端口M与数据内存的输出端口相连，可供内存读出结果写回寄存器（例如ret返回从数据内存在读出的地址值valm）
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更新PC值
根据当前执行的指令（icode），以及执行的状态来判断。如果是跳转指令，那接下来是顺序执行还是执行跳转，需要根据cnd来判断如果当前执行返回指令，那么返回地址就要从内存（栈）中得到
指令在执行过程中发生异常，如取到无效指令或读取内存出现了错误，都由stat模块来处理
二、流水线各阶段的实现
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取指阶段：预测下一指令的地址
顺序执行：下一条指令的地址可以通过当前指令的地址加上之前指令的长度计算得出（valP）
跳转指令：PC预测逻辑单元会直接将这两条指令中的常数字段（valC）作为下一条指令的地址
返回指令：ret，下一条指令的地址需要从栈中读出，PC预测单元会采用与顺序执行的指令一样的方法来简单处理
PC选择逻辑单元：纠错部件
1.pc预测逻辑单元出错了，pc选择单元根据实际执行情况来改正预测错误。例如当前阶段取到ret指令，下一条指令要等待ret经过译码、执行、访存（栈）之后才得到正确地址 2.改正方法：通过判断指令类型（icode），如果是ret，就把流水线寄存器W（含有正确指令地址）的访存结果（W_valM）作为下一条指令的地址； 3.如果是跳转指令，需要等待指令经过执行后才能判断是否跳转，PC选择逻辑是通过信号Cnd来判断是否进行跳转，如果不跳转，证明分支预测错误需要改正 -
译码阶段
需要判断究竟是直接采用转发的数据还是从寄存器文件中读取数据，判断的依据是根据当前需要读取的寄存器ID值与转发的目的寄存器的ID值是否相等
转发的数据来源：
1.ALU计算结果； 2.内存的输出数据； 3.访存阶段时，对寄存器写入端口E还没有进行写入的数据； 4.写回阶段，对寄存器写入端口M还没有进行写入的数据； 5.写回阶段时，对寄存器写入端口E还没进行写入的数据。如果没有转发源，就使用寄存器的输出值其中Sel+Fwd单元实现了将valP和valA信号合并功能，减少了流水线寄存器中状态的数量，比如jne指令在译码阶段不对寄存器进行任何操作
实现原理
- 在顺序结构之间插入流水线寄存器，然后对信号进行重新排列，就可得到流水结构
- 第一个寄存器F用来保持PC的预测值，第二个寄存器D，位于取值阶段和译码阶段之间，这些信息即将进入译码阶段来处理
- 第三个寄存器E位于译码阶段和执行阶段之间，保存了最新译码指令的状态以及从寄存器文件中读出数值
- 第四个寄存器M，保存了执行指令的结果
- 最后一个寄存器W，位于访存和反馈路径之间
具体控制逻辑与完整代码见第三篇文章：
《手把手代码实现五级流水线CPU——第三篇：流水线控制逻辑》