Verilog 常用语法记录

一、case

1.触发条件都不一样时

代码如下（示例）：

case(state)
        IDEL : if(ack = 1) A <= 1'b1; else A <= 1'b0; 
        START_1 : if(ack = 2) A <= 1'b1; else A <= 1'b0;
        default : A <= 1'b0;
endcase

2.触发条件一样时

代码如下（示例）：

case(state)
        IDEL,ACK1,ACK2,ACK3 : if(ack = 1) A <= 1'b1; else A <= 1'b0; 
        START_1 ,START2,WR_DATA: if(ack = 2) A <= 1'b1; else A <= 1'b0;
        default : A <= 1'b0;
endcase

该处触发条件一样用逗号隔开即可。

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