xilinx FPGA RAM IP核的使用(VHDL&ISE)

1.新建工程之后 建一个ip核文件:

 2.配置ip核:

 

 

 注:

简单双端口RAM提供A、B两个接口,如图3-4所示。通过端口A允许对内存进行写访问,通过端口B允许对内存进行读访问。

注意:对于Virtex系列架构,读访问是通过端口A,写访问是通过端口B。

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然后点击next和finish完成ip核配置

3.编写顶层文件或者激励文件:(一定一定点击下面这个例化模板 去对ip核进行例化)

点开是一个.vho的文件,里面就有你建的ip核的元件声明和例化(ip核的名字跟顶层文件或者其他的测试或者其他模块名字不要重!!!我找了一周的错) 

  4.查看rtl图:

  5.编写测试文件:

 

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