FPGA 的数字信号处理：Verilog 实现简单的 FIR 滤波器

该项目介绍了如何使用 Verilog 实现具有预生成系数的简单 FIR 滤波器。

绪论

不起眼的 FIR 滤波器是 FPGA 数字信号处理中最基本的模块之一，因此了解如何将具有给定抽头数及其相应系数值的基本模块组合在一起非常重要。因此，在这个关于 FPGA 上 DSP 基础实用入门的教程中，将从一个简单的 15 抽头低通滤波器 FIR 开始，在 Matlab 中为其生成初始系数值，然后转换这些值用于编写 Verilog 模块。

有限脉冲响应或 FIR 滤波器定义为脉冲响应在特定时间段内稳定为零值的滤波器。脉冲响应稳定到零所花费的时间与滤波器阶数（抽头数）直接相关，滤波器阶数是 FIR 的基础传递函数多项式的阶数。FIR 的传递函数不包含反馈，因此如果输入一个值为 1 的脉冲，然后输入一串零值，输出将只是滤波器的系数值。

滤波器的作用基本都是用于信号调节，主要集中在选择滤除或允许通过哪些频率。最简单的例子之一是低通滤波器，它允许低于某个阈值（截止频率）的频率通过，同时大大衰减高于该阈值的频率，如下图所示。

该项目的主要重点是在 HDL（具体为 Verilog）中实现 FIR，它可以分解为三个主要逻辑组件：一个循环缓冲器，用于将每个样本计时到适当