verilog实例-设计文档书写格式
企业开发
2023-06-21 07:09:25
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一、简介
（1）
（2）
二、Spec
（1）Function descripton
（2）Interface description
| Signal Name |
Width |
Type Direction |
Description |
| clk |
1 |
input |
System clk signal, 50Mhz |
| rst |
1 |
input |
System reset signal，negedge |
| cmd_i |
16 |
input |
[15]：读写指示；1：写，0：读[14:8]:地址位[7:0]:数据位 |
| cmd_ready |
1 |
output |
信号ready |
| cmd_valid |
1 |
input |
信号valid |
| tx |
1 |
output |
uart发送数据端 |
| rx |
1 |
input |
uart接收数据端 |
| read_valid |
1 |
output |
读数据valid |
| read_data |
8 |
output |
读到的数据 |
（3）Block Diagram
（4）Design detil
- List item
（5）Timing
三、Design and Verification
- RTL
在这里插入代码片
- Test bench
在这里插入代码片
四、Graph
转载自blog.csdn.net/qq_70829439/article/details/126923884