DCScan: A Power-Aware Scan Testing Architecture

DCScan: A Power-Aware Scan Testing Architecture

Abstract

本文提出了一种名为DCScan的新型功率感知扫描架构，该架构将兼容的扫描单元分成多个段，并使用数据复制和转移技术来降低测试功耗、布线开销和响应数据量。实验结果表明，这种方法在ISCAS’89的基准电路上实现低功耗测试和高故障覆盖率方面是有效的。

introduction

本文的导言讨论了与可测试性全扫描设计 (DFT) 方法相关的挑战，包括较长的测试应用时间、测试期间的高功率耗散和大量的数据量。作者提出，通过将兼容的扫描单元分成多个段并使用有效的数据复制/转移技术，他们新颖的DCScan架构是解决这些问题的有效解决方案。他们还提出了一些未来的研究方向，这些方向可以进一步提高DCScan在实际设计场景中的性能和适用性，同时更广泛地推进低功耗测试方法。

contributions

本文的贡献是：

1。提出一种名为DCScan的新型功率感知扫描架构，该架构将兼容的扫描单元分成多个段，并使用高效的数据复制/转移技术来降低测试功耗、布线开销和响应数据量。
2。使用适用于 ATPG（自动测试模式生成）的 Synopsys TestGen 工具，在 ISCAS’89 基准电路的全扫描版本上进行实验，生成测试立方体并进行故障模拟。
3。根据测试功耗、布线开销、响应数据量等指标，将 DCScan 的性能与现有的低功耗测试方法进行比较，证明其在实现高质量测试的同时最大限度地减少制造测试期间的能耗方面是有效的。

总体而言，拟议的方法通过在不牺牲质量或可靠性的前提下缩短上市时间和总体成本，为与传统 DFT 方法相关的一些关键挑战提供了有效的解决方案

Literature survey

本文的文献调查包括对低功耗测试方法的现有研究的回顾，包括可测试性全扫描设计 (DFT) 技术。作者讨论了与这些方法相关的局限性和挑战，例如测试期间的高功耗和大量的数据量。

他们还重点介绍了低功耗DFT方法的最新进展，这些方法试图通过缩短扫描链长度或使用基于电路特性的选择性扫描策略来解决这些问题。但是，他们指出，当前的许多解决方案仍然存在与故障覆盖率和能耗之间的性能权衡相关的重大缺陷。

总体而言，文献调查为了解DCScan如何融入更广泛的低功耗DFT研究领域提供了重要的背景，同时强调了其与先前研究相比的独特贡献

Limitations

本文的局限性没有明确说明。但是，一些潜在的限制可能包括：

1。实验结果仅在ISCAS’89的有限基准电路上进行，可能无法代表所有可能的电路设计。
2。尽管与现有方法相比，拟议的DCScan架构在测试期间显著改善了功耗，但目前尚不清楚它在不同条件下或对于更复杂的设计会有多好。
3。使用适用于 ATPG 的 Synopsys TestGen 工具（自动测试模式生成）生成测试立方体和进行故障仿真的方法的某些方面可能引入了偏差，影响了结果的准确性或可靠性。

总体而言，尽管这些潜在的局限性不一定会减损这项研究的重要性或新颖性，但在解释其发现时应将其考虑在内

Practical implications

本文的实际含义是：

1。拟议的DCScan架构可用于降低制造测试期间的功耗，这是现代电子设备关注的关键问题。
2。通过减少全扫描设计所需的测试数据量和布线开销，DCScan 可以帮助提高整体测试效率，同时最大限度地降低与可测试性设计 (DFT) 方法相关的成本。
3。这种方法通过在不牺牲质量或可靠性的前提下缩短上市时间和总体成本，为与传统 DFT 方法相关的一些关键挑战提供了有效的解决方案。

总体而言，这项研究的发现对改进低功耗测试技术具有重要意义，这将使研究下一代集成电路的设计人员受益

Methods

本文中使用的方法包括：

1。介绍 DCScan 架构，该架构将兼容的扫描单元分成多个段，并使用数据复制和转移技术来降低测试功耗、布线开销和响应数据量。
2。使用适用于 ATPG（自动测试模式生成）的 Synopsys TestGen 工具，在 ISCAS’89 基准电路的全扫描版本上进行实验，生成测试立方体并进行故障模拟。
3。根据测试功耗、布线开销、响应数据量、所需的额外控制逻辑门数量等指标，将 DCScan 的性能与现有的低功耗测试方法进行比较。

作者使用这些方法来证明他们提出的方法在实现高质量测试的同时最大限度地减少制造测试期间的能耗方面的有效性

dataset

该论文使用了五个标准文本分类语料库进行评估。论文简要描述了这些数据集，包括20NewsGroup2、R8、R52、Ohsumed和Reuters-21578。作者汇总了每个数据集的训练集和测试集，将其用作整个语料库，因为他们采用了无监督方法，不需要在训练测试拆分之间进行标记数据分离。

Results

本文使用测试刺激数据量和测试响应数据量来评估拟议的DCScan架构的性能。作者还对ISCAS’89的一组基准电路进行了实验，将他们的方法与电路设计中现有的低功耗测试方法进行了比较。

本文介绍了一种名为DCScan的新型功率感知扫描架构的实验结果。这些实验是在ISCAS’89基准电路的完整扫描版本上进行的，使用Synopsys的ATPG工具 “TestGen” 生成测试立方体并进行故障模拟。

论文中的表 1 显示了 ISCAS’89 中大型基准电路的实验结果，包括电路名称、扫描单元数 (#FFs)、测试模式数量（测试向量）、故障覆盖率 (FC) 以及控制逻辑 (EF) 所需的额外扫描单元。

实验数据表明，与现有方法相比，我们的方法可以实现较低的测试功耗、较低的布线开销以及减少测试期间的响应数据量。

Conclusions

本文提出了一种名为DCScan的新型功率感知扫描架构，该架构引入了控制逻辑来安排扫描测试。实验结果表明，与现有方法相比，该方法可以实现较低的测试功耗，减少布线开销并减少测试期间的响应数据量。

总之，所提出的DCScan架构是一种在保持高故障覆盖率的同时降低电路测试功耗的有效方法。

Future works

本文提出了一些可以改进拟议的DCScan架构的未来工作。这些包括：

1。研究将兼容的扫描单元分组为多个段的更有效方法。
2。探索不同的数据复制和转移技术，以进一步降低测试功耗、布线开销和响应数据量。
3。评估DCScan在具有不同特性（例如大小或复杂性）的其他基准电路上的有效性。
4。通过考虑部分扫描架构，将我们的方法扩展到全扫描设计之外。

这些潜在的研究领域可以帮助提高DCScan在实际设计场景中的性能和适用性，同时也有助于总体上推动低功耗测试方法的发展