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1.软件版本
vivado2019.2
2.本算法理论知识
在课程【FPGA教程案例7】基于verilog的计数器设计与实现，我们已经学习了计数器的实现过程，在本课程中，我们将通过多个计数器实现一个简单的数字时钟。数字时钟由三个计数器构成，分别为秒计数器，分计数器，小时计数器。
首先秒计数器开始计数，当秒计数器计数到59时，秒计数器清零，并重新开始计数，分计数器加1，当分计数器增加到59时，小时计数器加1，当小时计数器达到23时，其清零，并重新开始计数。该计数器实现过程较为简单，下面对该计数器的verilog实现进行编程。
`timescal