verilog出租车计价器电路设计

课设内容及要求
完成简易出租车计价器设计,选做停车等待计价功能。
(1)起步8元/3公里,此后1元/550米;
(2)里程指示信号为每前进5米一个高电平脉冲,上升沿有效;
(3)工作时钟1khz;
(4)前进里程开始之前显示价钱,精确到0.1元;
(5)停车后,显示价钱和精确到100米的里程;
(6)完成全部流程:设计规范文档、底层模块设计与代码输入及相应的功能仿真,约束与综合、布局布线、下载验证等。

出租车计价器控制电路是一简单的输入信号检测与处理、产生输出控制信号的逻辑电路。本文详细介绍了依据功能要求进行出租车计价器设计的过程,并在此基础上将整体电路分为信号接收模块、控制调度模块、控制产生模块、配置接口模块等主要功能模块。实现中采用Verilog HDL描述、ModelSim进行功能仿真、quartus II进行逻辑综合和适配下载,最后在Xilinx公司的VirtexII的芯片上实现并完成测试。在此过程中,完整地建立了测试平台,完成了功能和时序仿真,从而保证了设计的功能与时序的正确性。

下面是报告和代码截图:
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