第2期ARM裸机篇：【4】I.MX6U芯片简介

简介

目标

了解I.MX6U资源和Cortex-A7架构。

阅读基础

熟悉计算机。

环境说明

• windows10

参考资料

• 原子文档：I.MX6ULL开发指南 第六章
• NXP官方文档：I.MX6ULL参考手册、数据手册

I.MX6ULL芯片简介

NXP出品的，528~900MHz的Cortex-A7内核的MPU。

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恩智浦官网有I.MX6ULL的所有资料，数据手册、参考手册等等。

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Cortex-A7架构简介

I.MX6UL 使用的是 Cortex-A7 架构，这里就给大家介绍一下 Cortex-A7 架构的一些基本知识。了解了 Cortex-A7 架构以后有利于我们后面的学习，因为后面有很多例程涉及到 Cortex-A7架构方面的知识，比如处理器模型、Cortex-A7 寄存器组等等，但是 Cortex-A7 架构很庞大，远不是一章就能讲完的，所以本章只是对 Cortex-A7 架构做基本的讲解，主要是为我们后续的试验打基础。

参考了《Cortex-A7 Technical ReferenceManua.pdf》和《ARM Cortex-A(armV7)编程手册V4.0.pdf》这俩份文档，这两份文档都是 ARM 官方的文档，详细的介绍了 Cortex-A7 架构和ARMv7-A 指令集。

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在网站中下载相关资料。点击Cortex-A7 Technical Reference Manual。如下图：

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Cortex-A7 MPCore

Cortex-A7 MPcore 处理器支持 1~4 核，通常是和 Cortex-A15 组成 big.LITTLE 架构，Cortex-A15 作为大核负责高性能运算，比如玩游戏啥的，Cortex-A7 负责普通应用，因为 Cortex-A7 省电。

Cortex-A7 本身性能也不弱，不要看它叫做 Cortex-A7 但是它可是比 Cortex-A8 性能要强大，而且更省电。ARM 官网对于 Cortex-A7 的说明如下：

“在 28nm 工艺下，Cortex-A7 可以运行在 1.2~1.6GHz，并且单核面积不大于 0.45mm2(含有浮点单元、NEON 和 32KB 的 L1 缓存)，在典型场景下功耗小于 100mW.

这使得它非常适合对功耗要求严格的移动设备，这意味着 Cortex-A7 在获得与 Cortex-A9 相似性能的情况下，其功耗更低”。

Cortex-A7 MPCore 支持在一个处理器上选配 1~4 个内核，Cortex-A7 MPCore 多核配置如图所示：

Cortex-A7 MPCore 的 L1 可选择 8KB、16KB、32KB、64KB，L2 Cache 可以不配，也可以选择 128KB、256KB、512KB、1024KB。I.MX6UL 配置了 32KB 的 L1 指令 Cache 和 32KB 的L1 数据 Cache，以及 128KB 的 L2 Cache。Cortex-A7MPCore 使用 ARMv7-A 架构，主要特性如下：

1. SIMDv2 扩展整形和浮点向量操作。
2. 提供了与 ARM VFPv4 体系结构兼容的高性能的单双精度浮点指令，支持全功能的IEEE754。
3. 支持大物理扩展(LPAE)，最高可以访问 40 位存储地址，也就是最高可以支持 1TB 的内存。
4. 支持硬件虚拟化。
5. 支持 Generic Interrupt Controller(GIC)V2.0。
6. 支持 NEON，可以加速多媒体和信号处理算法。

Cortex-A 处理器运行模型

以前的 ARM 处理器有 7 中运行模型：User、FIQ、IRQ、Supervisor(SVC)、Abort、Undef和 System，其中 User 是非特权模式，其余 6 中都是特权模式。

但新的 Cortex-A 架构加入了TrustZone 安全扩展，所以就新加了一种运行模式：Monitor，

新的处理器架构还支持虚拟化扩展，因此又加入了另一个运行模式：Hyp，所以 Cortex-A7 处理器有 9 种处理模式，如表所示：

在表中，除了 User(USR)用户模式以外，其它 8 种运行模式都是特权模式。这几个运行模式可以通过软件进行任意切换，也可以通过中断或者异常来进行切换。

大多数的程序都运行在用户模式，用户模式下是不能访问系统所有资源的，有些资源是受限的，要想访问这些受限的资源就必须进行模式切换。但是用户模式是不能直接进行切换的，用户模式下需要借助异常来完成模式切换，当要切换模式的时候，应用程序可以产生异常，在异常的处理过程中完成处理器模式切换。

当中断或者异常发生以后，处理器就会进入到相应的异常模式种，每一种模式都有一组寄存器供异常处理程序使用，这样的目的是为了保证在进入异常模式以后，用户模式下的寄存器不会被破坏

如果学过 STM32 和 UCOS、FreeRTOS 就会知道，STM32 只有两种运行模式，特权模式和非特权模式，但是 Cortex-A 就有 9 种运行模式

Cortex-A 寄存器组

本节我们要讲的是 Cortex-A 的内核寄存器组，注意不是芯片的外设寄存器，本节主要参考《ARM Cortex-A(armV7)编程手册 V4.0.pdf》的“第 3 章 ARM Processor ModesAnd Registers”。

ARM 架构提供了 16 个 32 位的通用寄存器(R0~R15)供软件使用，前 15 个(R0~R14)可以用作通用的数据存储，R15 是程序计数器 PC，用来保存将要执行的指令。

ARM 还提供了一个当前程序状态寄存器 CPSR 和一个备份程序状态寄存器 SPSR，SPSR 寄存器就是 CPSR 寄存器的备份。这 18 个寄存器如图所示：

上一小节我们讲了 Cortex-A7 有 9 种运行模式，每一种运行模式都有一组与之对应的寄存器组。每一种模式可见的寄存器包括 15 个通用寄存器(R0~R14)、一两个程序状态寄存器和一个程序计数器 PC。在这些寄存器中，有些是所有模式所共用的同一个物理寄存器，有一些是各模式自己所独立拥有的，各个模式所拥有的寄存器如表所示：

从图中浅色字体的是与 User 模式所共有的寄存器，蓝绿色背景的是各个模式所独有的寄存器。

可以看出，在所有的模式中，低寄存器组(R0~R7)是共享同一组物理寄存器的，只是一些高寄存器组在不同的模式有自己独有的寄存器，比如 FIQ 模式下 R8~R14 是独立的物理寄存器。假如某个程序在 FIQ 模式下访问 R13 寄存器，那它实际访问的是寄存器 R13_fiq，如果程序处于 SVC 模式下访问 R13 寄存器，那它实际访问的是寄存器 R13_svc。

总结一下，Cortex- A 内核寄存器组成如下：

①、34 个通用寄存器，包括 R15 程序计数器(PC)，这些寄存器都是 32 位的。

②、8 个状态寄存器，包括 CPSR 和 SPSR。

③、Hyp 模式下独有一个 ELR_Hyp 寄存器。

通用寄存器

R0~R15 就是通用寄存器，通用寄存器可以分为以下三类：

①、未备份寄存器，即 R0~R7。

②、备份寄存器，即 R8~R14。

③、程序计数器 PC，即 R15。

分别来看一下这三类寄存器：

未备份寄存器

未备份寄存器指的是 R0~R7 这 8 个寄存器，因为在所有的处理器模式下这 8 个寄存器都是同一个物理寄存器，在不同的模式下，这 8 个寄存器中的数据就会被破坏。所以这 8 个寄存器并没有被用作特殊用途。

备份寄存器

备份寄存器中的 R8~R12 这 5 个寄存器有两种物理寄存器。在快速中断模式下(FIQ)它们对应着Rx_irq(x=8~12)物理寄存器，其他模式下对应着 Rx(8~12)物理寄存器。

FIQ 是快速中断模式，看名字就是知道这个中断模式要求快速执行！ FIQ 模式下中断处理程序可以使用 R8~R12寄存器，因为 FIQ模式下的 R8~R12 是独立的，因此中断处理程序可以不用执行保存和恢复中断现场的指令，从而加速中断的执行过程。

备份寄存器 R13 一共有 8 个物理寄存器，其中一个是用户模式(User)和系统模式(Sys)共用的，剩下的 7 个分别对应 7 种不同的模式。

R13 也叫做 SP，用来做为栈指针。基本上每种模式都有一个自己的 R13 物理寄存器，应用程序会初始化 R13，使其指向该模式专用的栈地址，这就是常说的初始化 SP 指针。

备份寄存器 R14 一共有 7 个物理寄存器，其中一个是用户模式(User)、系统模式(Sys)和超级监视模式(Hyp)所共有的，剩下的 6 个分别对应 6 种不同的模式。R14 也称为连接寄存器(LR)，LR 寄存器在 ARM 中主要用作如下两种用途：

①、每种处理器模式使用 R14(LR)来存放当前子程序的返回地址，如果使用 BL 或者 BLX来调用子函数的话，R14(LR)被设置成该子函数的返回地址，在子函数中，将 R14(LR)中的值赋给 R15(PC)即可完成子函数返回，比如在子程序中可以使用如下代码：

MOV PC, LR @寄存器 LR 中的值赋值给 PC，实现跳转

或者可以在子函数的入口出将 LR 入栈：

PUSH {LR} @将 LR 寄存器压栈

在子函数的最后面出栈即可：

POP {PC}

@将上面压栈的 LR 寄存器数据出栈给 PC 寄存器，严格意义上来讲应该是将

@LR-4 赋给 PC，因为 3 级流水线，这里只是演示代码。

②、当异常发生以后，该异常模式对应的 R14 寄存器被设置成该异常模式将要返回的地址，
R14 也可以当作普通寄存器使用。

程序状态寄存器

所有的处理器模式都共用一个 CPSR 物理寄存器，因此 CPSR 可以在任何模式下被访问。CPSR是当前程序状态寄存器，该寄存器包含了条件标志位、中断禁止位、当前处理器模式标志等一些状态位以及一些控制位。

所有的处理器模式都共用一个 CPSR 必然会导致冲突，为此，除了User 和 Sys 这两个模式以外，其他 7 个模式每个都配备了一个专用的物理状态寄存器，叫做SPSR(备份程序状态寄存器)，当特定的异常中断发生时，SPSR 寄存器用来保存当前程序状态寄存器(CPSR)的值，当异常退出以后可以用 SPSR 中保存的值来恢复 CPSR。

因为 User 和 Sys 这两个模式不是异常模式，所以并没有配备 SPSR，因此不能在 User 和Sys 模式下访问 SPSR，会导致不可预知的结果。由于 SPSR 是 CPSR 的备份，因此 SPSR 和 CPSR 的寄存器结构相同，如图所示：

• N(bit31)：当两个补码表示的 有符号整数运算的时候，N=1 表示运算对的结果为负数，N=0表示结果为正数。
• Z(bit30)：Z=1 表示运算结果为零，Z=0 表示运算结果不为零，对于 CMP 指令，Z=1 表示进行比较的两个数大小相等。
• C(bit29)：在加法指令中，当结果产生了进位，则 C=1，表示无符号数运算发生上溢，其它情况下 C=0。在减法指令中，当运算中发生借位，则 C=0，表示无符号数运算发生下溢，其它情况下 C=1。对于包含移位操作的非加/减法运算指令，C 中包含最后一次溢出的位的数值，对于其它非加/减运算指令，C 位的值通常不受影响。
• V(bit28)：对于加/减法运算指令，当操作数和运算结果表示为二进制的补码表示的带符号数时，V=1 表示符号位溢出，通常其他位不影响 V 位。
• Q(bit27)：仅 ARM v5TE_J 架构支持，表示饱和状态，Q=1 表示累积饱和，Q=0 表示累积不饱和。
• **IT[1:0](bit26:25)：和 IT[7:2](bit15:bit10)**一起组成 IT[7:0]，作为 IF-THEN 指令执行状态。
• J(bit24)：仅 ARM_v5TE-J 架构支持，J=1 表示处于 Jazelle 状态，此位通常和 T(bit5)位一起表示当前所使用的指令集，

如表所示：

J	T	描述
0	0	ARM
0	1	Thumb
1	1	ThumbEE
1	0	Jazelle

• GE[3:0](bit19:16)：SIMD 指令有效，大于或等于。
• IT[7:2](bit15:10)：参考 IT[1:0]。
• E(bit9)：大小端控制位，E=1 表示大端模式，E=0 表示小端模式。
• A(bit8)：禁止异步中断位，A=1 表示禁止异步中断。
• I(bit7)：I=1 禁止 IRQ，I=0 使能 IRQ。
• F(bit6)：F=1 禁止 FIQ，F=0 使能 FIQ。 T(bit5)：控制指令执行状态，表明本指令是 ARM 指令还是 Thumb 指令，通常和 J(bit24)一起表明指令类型，参考 J(bit24)位。
• M[4:0]：处理器模式控制位，含义如表所示：

I.MAX6ULL的IO口信息

STM32

管脚名字

STM32：管脚名字：PA0~15，PB0~15 PC、PD。。。

管脚复用

I.MAX6ULL

打开原理图

打开开发板的原理图。想要了解某个管脚的功能。

打开参考手册

打开I.MAX6ULL参考手册，找到32章IO复用章节。

管脚名字

PAD_BOOT_MODE0，选择ICMUXC_SNVS下的第一个管脚。如下图：

管脚的复用

​ 几乎所有管脚都有两个寄存器，在文档中寻找IOMUXC_SNVS_SW_PAD_CTL_PAD_BOOT_MODE0寄存器（设置电气特性）对应的IOMUXC_SNVS_SW_MUX_CTL_PAD_BOOT_MODE0寄存器（设置复用）。如下图：

MUX代表的是复用功能。

其他

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