STM32——时钟

高速–外部时钟外接晶振
高速–内部时钟
低速–外部时钟LSE：外接晶振
低速–内部时钟LSI：RC震荡
锁相环倍频输出

PLLclk和PLL48ck的来源

主 PLL 时钟第一个高速时钟输出 PLLP 的计算方法

我们的外部晶振选择 8MHz。同时我们设置相应的分频器 M=8，倍频器倍频系数 N=336，
分频器分频系数 P=2，那么主 PLL 生成的第一个输出高速时钟 PLLP 为：

如果我们选择HSE为PLL时钟源，同时SYSCLK时钟源为PLL，那么SYSCLK时钟为 168MHz。
这对于我们后面的实验都是采用这样的配置。