关于verilog编程遇到的坑的总结记录

这是一个随时更新的文章，遇到坑就记录下来。加油！

1. 不要在两个always块里对同一个变量进行赋值。否则会产生冲突报错
2. 时序电路中尽量用非阻塞赋值（<=)，组合逻辑用阻塞赋值(=）,assign语句只能用“=”赋值。