初态：CONVSTAB高，CS高，RESET低，RD高
开始
复位一次
CONVSTAB转换信号
等待忙
CS拉低
RD拉低
等待FRSDATA==高电平
读取V1通道的值
RD拉高
for(i=0;i<7;i++)
{
延时20ns
RD拉低
延时10ns
读取Vi通道的值
延时20ns
RD拉高
}
RD拉高
CS拉高
CONVSTAB拉高
AD7606读取逻辑，并行16位模式
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转载自blog.csdn.net/qq_40831436/article/details/98735635
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