AHB分频器输出的时钟送给5大模块使用：
1.送给AHB总线、内核、内存、DMA使用的HCLK时钟。
2.通过8分频送给系统定时器的定时时钟(嘀嗒定时器)。
3.直接送给Cortex的空闲时钟PCLK。
4.送给APB1分频器可选择1、2、4、8、16分频，其输出一路供APB1外设使用(PCLK1,最大频率36M)另一路送给定时器(timer)2、3、4倍频器使用。该倍频器可选择1或着2倍频，时钟输出供定时器2、3、4使用。
5.送给APB2分频器可选择1、2、4、8、16分频，其输出一路供APB2外设使用(PCLK2,最大频率72M)另一路送给定时器(Timer)1倍频器使用。该倍频器可选择1或着2倍频。时钟输出供定时器1使用。另外，APB2分频器还有一路输出供ADC分频器使用，分频后送给ADC模块使用。ADC分频器可选 择为2、4、6、8分频。技术实训QQ754634522
连接在APB1(低速外设)上设备有：电源接口、备份接口、CAN、USB、I2C1、I2C2、UART2、UART3、SPI2、窗口看门狗、TIMER2、TIMER3、TIMER4。
连接在APB2(高速外设)上设备有：UART1、SPI1、Timer1、ADC1、ADC2、所有普通IO口、第二功能IO口。
上述表示：AHB分频器输出的时钟送给5大模块使用：
1.送给AHB总线、内核、内存、DMA使用的HCLK时钟。
说明AHB分频器输出的时钟包含HCLK，课时参考教程中很多地方直接把HCLK当做AHB分频器输出时钟用：例如
| PPRE1[2:0]：低速APB预分频(APB1) (APB low-speed prescaler (APB1)) 由软件置’1’或清’0’来控制低速APB1时钟(PCLK1)的预分频系数。 警告：软件必须保证APB1时钟频率不超过36MHz。 0xx： HCLK不分频 100： HCLK 2分频 101： HCLK 4分频 110： HCLK 8分频 111： HCLK 16分频 |
大家谁能给个明确的解释啊
令人费解AHB预分频后时钟和HCLK关系，应该是相同的或者同步，大小相等.参考手册时钟配置寄存器中和system_stm32f10x.c中系统时钟配置直接把HCLK当做AHB预分频时钟。