（12）Xilinx K7 FPGA终端电阻设置方法（学无止境）

1 ADC输出时钟无效

问题描述：ADC差分时钟输出为0，也就是说没有时钟。

解决方法：硬件设计电路时，LVDS 的输入端，需要端接100欧姆的电阻（并在差分对之间），如果没有接入，则差分时钟输入为0（使用ila调试IP时，错误提示没有运行时钟）。有两种设置方法：第一、只需要在LVDS原语例化时将DIFF_TERM 设置成TRUE；第二、在约束文件XDC中设置DIFF_TERM为TRUE。

a)例化设置

IBUFDS #(
      .DIFF_TERM("FALSE"),       // Differential Termination 设置为TRUE
      .IBUF_LOW_PWR("TRUE"),     // Low power="TRUE", Highest performance="FALSE" 
      .IOSTANDARD("DEFAULT")     // Specify the input I/O standard
   ) IBUFDS_inst (
      .O(O),  // Buffer output
      .I(I),  // Diff_p buffer input (connect directly to top-level port)
      .IB(IB) // Diff_n buffer input (connect directly to top-level port)
   );

说明：DIFF_TERM属性设置为TRUE即可。

b)约束设置

只设置属性

set_property DIFF_TERM TRUE [get_ports c