9. 标准模式I2C总线规范的扩展:EXTENSIONS TO THE STANDARD-MODE I2C-BUS SPECIFICATION
标准I2C总线规范始于1980年，数据传输速率最高100 kb/s，7位寻址。为了满足高速需求，除了为越来越多的新设备提供更多从机地址之外，多年来对标准模式I2C总线规范进行了升级，如今，它具有以下扩展：
Fast-mode,比特速率最高400 kbit/s.
High-speed mode(Hs-mode),比特速率最高3.4 Mbit/s
10-bit addressing, 最高1024个额外的从机地址
扩展常规规范的原因在于，首先更多串行数据的传输，需要远超400kbit/s的速率。由于半导体技术的不断改进，现在I2C总线设备的比特率高达3.4 Mbit / s（Hs模式），而接口电路的制造成本却没有明显增加。
由于很快分配了7位寻址方案中可用的112个地址中的大多数，因此很明显，需要更多的地址组合来防止从地址分配给新设备的问题。 新的10位寻址方案解决了该问题，该方案使可用地址增加了大约十倍。
具有快速或Hs模式I2C总线接口的新从设备可以具有7位或10位从地址。 如果可能的话，首选7位地址，因为它是最便宜的硬件解决方案，并且会导致消息长度最短。 具有7位和10位地址的设备可以在同一I2C总线系统中混合使用，而不管它是F / S还是Hs模式系统。 现有主机和将来的主机均可生成7位或10位地址。
10. 快速模式：FAST-MODE
使用快速模式I2C总线规范时，标准模式I2C总线规范中引用的SDA和SCL线路的协议，格式，逻辑电平和最大电容负载不变。 具有I2C总线接口的新设备必须至少满足快速或Hs模式规范的最低要求（请参见第13节）。
Fast-mode设备可以接收和传输的速率最高为400 kbit/s.最低要求是它们可以与400 kbit / s传输同步；然后该模式可以延长SCL信号的低电平周期，以减慢传输速度。快速模式设备向下兼容，并且可以与0至100 kbit / s I2C总线系统中的标准模式设备进行通信。但是标准模式设备并不向上兼容，因此不应该合并于快速模式I2C总线系统，因为它们无法遵循更高的传输速率，并且会发生不可预测的状态。
相比于标准模式，快速模式I2C总线规范有如下扩展特点：
1）最高速率提高至400 kbit/s
2）调整了串行数据（SDA）和串行时钟（SCL）信号的时序。 无需与其他总线系统（例如CBUS）兼容，因为它们无法以增加的比特率运行。
3）快速模式设备的输入在SDA和SCL输入处集成了尖峰抑制和施密特触发器。
4）快速模式设备的输出缓存包括SDA和SCL信号下降沿的斜率控制。
5）如果快速模式设备的供电关闭，SDA和SCL的I/O引脚必须悬空,这样不会阻碍总线
6）连接到总线上的外部上拉设备必须经过调整，以适应快速模式I2C总线的较短的最大允许上升时间。对于高达200 pF的总线负载，每条总线线路的上拉设备可以是一个电阻器。 对于200 pF至400 pF之间的总线负载，上拉设备可以是电流源（最大3 mA）或开关电阻电路（见图43）。
11. 高速模式：Hs-MODE
高速模式设备传输速度高达3.4 Mbit/s，与快速或标准模式（F / S模式）设备保持完全向下兼容，以在混合速度总线系统中进行双向通信。在高速模式传输中，仲裁和时钟同步化并未执行，保持与F / S模式系统相同的串行总线协议和数据格式。根据应用的不同，新设备可能具有快速或高速模式的I2C总线接口，尽管高速模式设备是首选，因为它们可以设计用于更多应用。
11.1 高速传输
为了使传输速度达到3.4 Mbit/s，主要有以下提高：
1）Hs模式主设备具有用于SDAH信号的漏极开路输出缓冲器，以及SCLH输出上的漏极开路下拉电路和电流源上拉电路的组合。这个电流源电路缩短了SCLH信号的上升时间。任何时刻只有一个主机的电流源使能，而且仅在高速模式下。
2）在多主机系统的Hs模式传输期间，不执行仲裁或时钟同步，这可以提高位处理能力。 仲裁过程始终在先前的F / S模式下的主代码传输之后完成。
3）高速模式主机设备生成了一个串行时钟信号，该信号高低电平之比为1比2.这减轻了建立和保持时间的时序要求。
4）作为一种选择，HS模式主设备可以具有内置桥。 在Hs模式传输期间，此桥将Hs模式设备的高速数据（SDAH）和高速串行时钟（SCLH）线与F / S模式设备的SDA和SCL线分开。 这样可以减少SDAH和SCLH线路的电容负载，从而加快上升和下降时间。
5）Hs模式从设备和F / S模式从设备之间的唯一区别是它们的运行速度。 Hs模式从机在SCLH和SDAH输出上具有漏极开路输出缓冲器。 SCLH引脚上的可选下拉晶体管可用于扩展SCLH信号的LOW电平，尽管只有在Hs模式传输中的确认位之后才允许这样做。
6）高速模式设备的输入在SDAH和SCLH输入处集成了尖峰抑制和施密特触发器。
7）高速模式设备的输出缓存集成了SDAH和SCLH信号的下降沿斜率控制。
图20是系统中的I2C总线物理配置，该系统仅有高速模式的设备。主机设备上的SDA和SCL引脚仅用于混合速度总线系统，并不和仅有高速模式的系统相连。
可选的串联电阻Rs保护I2C总线设备的I / O级免受总线线路上的高压尖峰的影响，并最大程度地降低振铃和干扰。
当总线空闲，上拉电阻Rp保持SDAH和SDAL线高电平，并保证在需要的上升时间内，信号可以由低电平上拉为高电平。对于更高的电容性总线负载（>100pF），Rp可以用外部电流源上拉代替，以满足上升时间的要求。除非通过应答位来进行，否则在Hs模式传输中SCLH时钟脉冲的上升时间将通过有源主设备的内部电流源上拉电路MCS缩短。
