(1)网络被综合以后找不到
可以在Verilog代码中插入(*mark_debug = "true"*)属性,这样在Set Up Debug的时候可以快速找到这个信号。
(2)找不到Debug内核
大部分原因是debug内核时钟输入有问题,或者时钟输入频率低于30Mhz,如果有多个调试内核,有一个内核没有时钟就会导致其他调试内核无法工作。
(1)网络被综合以后找不到
可以在Verilog代码中插入(*mark_debug = "true"*)属性,这样在Set Up Debug的时候可以快速找到这个信号。
(2)找不到Debug内核
大部分原因是debug内核时钟输入有问题,或者时钟输入频率低于30Mhz,如果有多个调试内核,有一个内核没有时钟就会导致其他调试内核无法工作。