试一下Verilog的支持-后续不更新说明

试一下语法支持

module and_gate(
					input a, 
					input b,
					output wire c);
assign c = a&b; 
endmodule

import tensorslow as tf
...

各位博友确实不好意思,断更了许久

并不是我不想回来写博客,而是反映许久的Verilog语法高亮还是没下来.
我确实对CSDN心寒了,目前我在搭建我的个人博客.

到时候再告诉大家吧 , 有缘再会!

技术和分享本身是无罪的,他日我博客搭建好之后,也会在csdn中发布,但是希望大家还是尽可能看我的个人博客吧.到时候源码也会在那里发布,不会上传到CSDN的积分制下载中心.

也对一直以来私信我,邮件我拿源码的朋友说声道歉,最近我确实很少关注这博客.到时候会一并发放的,尽可能免费开源吧,但是我个人是支持知识是有价的.