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ODT（オンDieTermination、ダイターミネーション）
ODTがキー技術革新、いわゆるエンド（終端）に対するDDR1、DDR2で、信号終端回路を作ることであるが描画されます
衝撃信号の裏面に、回路上の反射を形成せずに閉じ。名前が示すように、ODT終端抵抗は、移植にあり
チップに、マザーボードには終端回路はありません。DDRの時代に入ると、DDRメモリは、よりなど、作業環境を要求しています
信号以前に発行された回路端子が回路上に形成された反射現象オフ完全に吸収することができない場合には、信号のバックに影響を与えます
操作エラー。だから今、それはDDRマザーボードは、終端抵抗を使用することで、この問題を解決するためにされているサポートしています。少なくとも各データライン以来
各ボードは、事実上、マザーボードの製造コストを増加させDDR終端抵抗の多くを、必要とすることを意味終端抵抗、
そして、別のメモリモジュールは、終端抵抗の要件と全く同じでなく、いわゆる生じることができないため、「メモリの互換性の問題を。」
DDR-IIでは、DRAMモジュールで動作しているとき、終端抵抗をオフにODT機能に加え、DRAMのために動作不能に死にます
グループファイナライズが実行され、図2に示すように、反射信号を減少させる役割を果たしています。ODT機能は、主制御チップによって阻害されます
ブートEMRSに設定され、ODT終了信号のようなDQS、DQS＃、DQ、DMを備えます。これは、生成することができます
より高いメモリクロック速度をもたらす清浄信号品質、。そして、メモリチップの設計上の終端抵抗をさらに簡素化することができます
ボードのマザーボードのコストを削減するように設計されており、終端抵抗をラインメモリチップの「機能」することができ、それによって削減
マザーボードの互換性の問題で預金を見えます
2 0DTの終了概略図
ZQキャリブレーション
図IIIに示すように、DDR3 ZQは、ピン240に、新たなピンで低オーム基準抵抗許容誤差に接続されています。
コマンドのセットを介してこのピン、オンチップ較正エンジンに自動補正（ODCE、オンDieCalibrationEngine）
テストデータ出力ドライバがオンとODTの抵抗の終端抵抗値です。システムは、対応する時間の経過とともに、この命令を送信するとき
クロックサイクル（512回のクロックサイクルと、電源投入および初期化後の256クロックサイクルとセルフリフレッシュ動作を終了した後、
）オン抵抗以外の場合には64回のクロックサイクルによって再較正およびODT耐性について。
ODT終端抵抗が端末に信号線を引くために、しかし、温度と内部抵抗がだろうということです
いくつかの微妙な変化、信号は、端末の正確なマッチングであることを確実にするために、あなたはZQを必要とする、ZQの役割は、あなたの外側を使用することです
内部抵抗のキャリブレーションのための接続、240R精密抵抗器、
図IIIリセット及びZQピン
外付けドライブの調整OCD（オフChipDriver）
OCDはDDR-IIの新機能が加わるようになったが、この機能はオプションであり、上記のいくつかの情報は、オフラインでのドライブと呼ばれています
調整。OCD主な役割は、電圧I / Oインタフェース端子を調節するために、プルダウン抵抗値を補償するために、それによって調整され
同期は、DQSとDQとの間の信号の完全性と信頼性を保証します。校正中、高のDQSとDQを試験しました
ハイ、ローと同期ハイレベルDQSおよびDQ。バースト長を設定することにより、必要とされていない場合
送信プルアップ/プルダウン抵抗レベル（プラスまたはマイナス1速シフト）へのアドレスライン、それが試験OCD動作を終了するまでの
制御電圧によって傾きDQ、DQS OCDの操作を低減し、信号品質を向上させるための信号の完全性を向上させることができます。
図1に示すように、調整を詳細。
しかし、環境要件のアプリケーションの一般的な安定性のある高すぎない、基本的に限り、差動DQSがあるので、
同期精度を確保し、OCDの調整はまた、他の操作に影響を与える通常のデスクトップにおけるOCD機能そう
そして、マシン上の影響はありません、利点は、主にデータ・サーバと他のハイエンド製品の整合性に非常に敏感に反映されています。
図I OCD
VREFCA＆VREFDQ
DDR3システムにおける基準電圧信号VREF、VREFは、2つの信号に分割されるため、メモリシステムは、非常に重要です。一つのために
VREFCAコマンドアドレス信号およびサービスは、他のサービスVREFDQデータ・バスは、それが効果的にシステム全体のデータを改善します
図4に示すように、ノイズレベルにライン信号、。
図4
リセット（リセット）
リセットは、DDR3は、重要な新機能であり、特別にピンを用意しました。このピンDDR3の初期化プロセスが簡素化されます。
リセットコマンドが有効である場合、DDR3メモリは、すべての操作を停止し、スイッチが節約電力に、活動の最小量を述べます。リセット時には、
DDR3メモリは、送信機から受信したすべてのデータが閉鎖され、固有の機能のほとんどを閉じ、すべての内部リセットプログラム手段されます
DLL（遅延位相ロックループ）回路とクロックが停止し、あるいはデータバス上の活動を無視しています。結果として、この機能は意志
だから、三つの追加のピンは、図2に示すように、ほとんどのDDR3は、省電力化を実現すること。
データマスク（DM）
データマスク機能も部分書き込みと呼ばれています。のみのx8とx16のコンフィギュレーションをサポートしています。DM機能TDQS DBIと同じ機能ピンを共有しています。DMの機能は、書き込み操作のために使用され、書き込みDBI機能を同時に有効にすることはできません。
有効TDQSその後、DMとDBIの機能が無効になっている場合は、最も優先度の高いTDQS機能することを指摘しておかなければ
機能が無効になっTDQSある場合は、DMとDBIは役割を果たしていることができました。しかし、少しは私が理解していないビット、DBIとDMはTDQSと共通ピンああていないようです
データストローブ端子終端データストローブ（TDQS）
X8-DIMMのため、DQ（DQS / DQS＃）上の選択されたチャネルにそれぞれ8バイト、DIMMのX4のため、前半
バイトはDQストローブ（DQS / DQS＃）のペアが必要です。同じDIMM 2つの異なるアプリケーションシステム、DQSを混合する場合
負荷が、これはシグナルインテグリティの問題が発生します、異なるものになります。TDQSは、この問題を解決することです。
TDQSは唯一のx8 DRAMのため、だけでなく、DMとDM機能の使用と一緒にTDQS。
RDIMM0がX4 DRAMであり、X4からなるRDIMM1 X8 DRAM、RDIMMは、前記接続の一組二DQゲートのペアを必要とします
X8は、同じ機能を実現RDIMM1で受信し、RDIMM1のゲートのためのもう一つは無用ですが、への接続
同じストロボ足の負荷の全てを確保することができ、TDQSを有効にTDSQペア、。これは、信号の整合性が保証されます。
ZQのキャリブレーション
補正ZQ ZQCL（ZQキャリブレーションLONG）とZQキャリブレーションSHORT（ZQCS）上の2つのコマンドがあります
ZQCLは、主電源システムの初期化のために、デバイスをリセットし、完全ZQCLは（初期化及びリセット後の）、時間のキャリブレーションは256に減少させることに続いて、512回のクロックサイクルを必要とします。
通常の動作中に連続的に電圧及び温度変動を追跡ZQCSは、ZQCSは、64回のクロック・サイクルを必要とします。
ZQキャリブレーション・シーケンス
RESET ZQCLのなければならない最初のクロック512（tZQINIT）完全な較正サイクル後。ZQCL必見tZQOPER（256クロックサイクル）の後
ATCIVITIESが送られた以外ZQCSは、いつでもコマンド
すべての銀行必見満足のtRPにプリチャージと時間の要件
