STM32F4鍵レジスタの概要

仕上げ以来STM32F4中国のリファレンスマニュアル（ST）、STM32F4開発ガイド - バージョン・レジスタ（時間厳守原子）、皮質M3とM4 Definitive Guideの（英語）

ディレクトリ

NVIC
GPIO
出口
USART
TIM（2〜5）

基本設定
PWM関連

NVIC

カーネルに関連したこのセクションでは、権威ある基準ガイドであることが、リファレンスマニュアルに表示されません。

〜8 ISER1
（セット割り込み許可レジスタ）割り込みイネーブルレジスタ群。CM4割り込みカーネルは、制御に8個の32ビットレジスタは、各割り込みの制御ビットを用いて、256を支持します。ISER [1]ビット0〜32 63に割り込み32に対応する、最も82にSTM32F4ノンマスカブル割り込みのみISER [0〜2]有効、0〜31割り込みビット0〜31対応の前記ISER [0]以降; ISER [2]ビット0〜17 64〜81は、割り込みに対応します。ISER設けられ、対応するビットが特定の割込みがイネーブルされ、1です。

すべての対応は、特定の割り込みに、ライン188 stm32f4xx.hの内部を参照してください。

〜8 ICER1
（クリア割り込み許可レジスタ）割り込み無効レジスタセット。割り込みが有効オフにします。割り込みISER同一の対応するビットが表わします。ビットを設定することにより、割り込みをクリアします。

〜8 ISPR1
（保留セット割り込みレジスタ）保留割り込み制御レジスタ群。割り込みISER同一の対応するビットが表わします。設定によって、保留中の継続的な割り込みすることができ、同じレベル以上の実行を中断。

〜8 ICPR1
割込み制御レジスタ群にリンクされている（保留クリア割り込みレジスタ）ソリューション。その役割と対応するビットを表すと同じISPRコントラスト、破壊およびISER。1を設定することにより、割り込み保留液にリンクすることができます。

〜8 IABR1
（アクティブビット割り込みレジスタ）は割り込みフラグレジスタ群を活性化し、読み出し専用レジスタです。割り込みISER同一の対応するビットが表わします。それが1である場合、それは割込みに対応するビットが実行中であることを示しています。中断が終了した後に自動的にハードウェアによってクリアされます。

240〜IPL
（優先順位割り込みレジスタ）割り込み優先制御レジスタ群。レジスタ240 8ビット、各々が240の合計（のみSTM32F4 82使用）マスク可能な割り込みを表してもよいように、8ビットマスク可能割り込み占有します。IP [81]〜IP [0 ] 81 -それぞれ0割り込み。各4つのノンマスカブル割り込み高く（低くないニブル）優先順位と先取り優先順位に細分。最初の先取り優先順位、子の優先順位、記載SCB-> AIRCR割り込みパケット優先二つの半と数ビットを決定するために設けられています。

GPIO

IOコモン構成レジスタ8：MODER、OTYPER、OSPEEDR、PUPDR、ODR、IDR、AFRHとAFRL。

MODER
動作モードGPIOXポートを制御するためのGPIOポート・モード・レジスタ（GPIOポート・モード・レジスタ）。
各グループはIO IOポート16を有し、32ビット、各ビットのコントロール2 IOのレジスタ：
00-IN、OUT-01、AF-10 ;. 11-AN。

OTYPER
出力専用モードのためのGPIOポート出力タイプレジスタ（GPIOポート出力タイプレジスタ）。
有効なレジスタの下位16ビットは、各ビットがIOポートを制御します。
0-PP; 1-OD

OSPEEDR
GPIOポート出力速度レジスタ（GPIOポート出力速度レジスタ）は、出力専用モードのために、このレジスタは、IOポートは、すべての2ビットレジスタ制御出力速度GPIOXを制御するために使用されます。
00-25MHZ; 01-50MHZ; 10-75MHZ; 11-100MHZ

PUPDR
GPIOポートプルアップ/プルダウンレジスタ（GPIOポートプルアップ/プルダウンを登録-down）このレジスタは、IOポートの各2ビット、ドロップダウンの設定を制御します。
00-NOPULL; 01-UP; 10-DOWN

ODR
GPIOポート出力データ（GPIOポート出力データレジスタ）レジスタは、低出力IO（ODRy = 0）または高（ODRy = 1）を設定するために使用されています。

AN IDR
GPIOポート入力データは、対応するビットが0（IDRy = 0）である場合、それは1である場合、それは、IO入力がローであることを示し、IOの読み取りレベルについて（GPIOポート入力データレジスタ）レジスタ（IDRy = 1）、入力が高いことを示しています。

出口

EXTI外部割り込みコントローラのSTM32F4は、23 /イベント要求をサポートしています。

EXTI_IMR
割り込みマスクレジスタ（割り込みマスクレジスタ）。最初の23ビットが有効です。ビットxに対応するX割り込み要求ライン。ビットが1×に設定されている場合、次に割り込みをラインを回します。

EXTI_EMR
イベント・マスク・レジスタ（イベントマスクレジスタ）。同様にIMR、レジスタはイベントやオープンするためのシールドであることを除いて。

EXTI_RTSR
立ち上がりエッジトリガ選択レジスタ（立ち上がりトリガ選択レジスタ）。最初の23ビットが有効です。ビットが1×に設定されている場合、割り込み/イベントをトリガラインの立ち上がりエッジでオン。

EXTI_FTSR
立ち下がりエッジトリガ選択レジスタ（立ち下がりトリガ選択レジスタ）。RTSRと、立ち下がりエッジトリガ割り込み/イベントを設定します。

立ち上がりエッジと立ち下がりつつで同一の割り込みラインがエッジトリガー割り込みのいずれか、すなわち、よい提供されてもよいです。

EXTI_SWIERの
イベント・レジスタ（イベント・レジスタ割り込みソフトウェア）ソフトウェア割り込み。
SWIERx：ライン上のソフトウェア割り込み（線x上のソフトウェア割り込みを）×。このビットが「0」のとき、書き込み「1」に対応するペンディングビットEXTI_PRに設定されています。割り込みがEXTI_IMRとEXTI_EMRを許可するように生成されている場合は、割り込み要求が生成されます。このビットに「1」（それをクリアすることができますに0に1を書き込みます）。SWIERビットがセットされ、対応するビットがPRにクリアされるクリアされます。

EXTI_PR
ペンディングレジスタ（保留レジスタ）。
PRx：保留ビット（保留ビット）。外部割り込み回線選択されたエッジイベントが発生すると、このレジスタの対応するビットが1にセットされます。このビットが「1」、それは（クリア可能に0に1を書き込むことによって）、エッジ検出の極性を変化させることによってクリアすることができます。

SYSCFG_EXTICR1〜4

位置中国のリファレンスマニュアル8.2.4〜8.2.7

SYSCFG外部割込み設定レジスタ（SYSCFG外部割込み設定レジスタ）は、入力ソースEXTIx外部割込みを選択するために使用されます。各EXTICRのみ下位16ビットそのEXTICR [0]は0〜3の端部だけのGPIO
ポート、それぞれの他のポートEXTICR [1〜3]管理。

USART

USART_SRの
。ステータスレジスタ（ステータスレジスタ）
RxNE（リードデータレジスタが空ではない、読み取りデータレジスタが空でない）：このビットが1に設定されているが、データが受信されていると読み取ることができますを示しています。月または0を書き込むには、直接USART_DRを読むことによって、このビットをクリアします。
TC（変速機の変速を完了し、完了）：このビットがデータを示すように設定されている場合USART_DRで送信されてきたが完了する。あなたは、割り込みビットを設定した場合、それは割り込みを生成します。1）USART_SRを読んで、書き込みUSART_DR：このビットは、2つの方法がありますが、クリアされます。2）直接書き込み0。
OREのオーバーフローエラー（オーバーランエラー）：
TXE：送信データが空のレジスタ（送信データが空のレジスタ）

USART_DRの
データレジスタ（データレジスタ）これは含むデュアルレジスタでTDRとRDRを。このレジスタにデータを書き込むと、シリアルポートは自動的にデータを受信したときに、送信されます、また、レジスタ内に存在します。
パリティが有効になっている場合（USART_CR1がPCEビットがセットされて）送信される、（データの長さに応じて、またはMSBビット7ビット8である）MSBに書き込まれた値は、後の検査ビットで置換します。パリティを受け取るために有効にすると、MSBが受信したパリティビットであるお読みください。

USART_BRR
ボーレートレジスタ（ボーレートレジスタ）
DIV_Fraction：ビット[3：0]小数部、記憶するために使用される（OVER8 = 0のとき有効）
DIV_Mantissa：ビット[15：4]整数部ではなく、最高16を格納するために使用され使用しています。

USART_CR1〜3
シリアルポートの下位16ビットに設けられた制御レジスタ（コントロールレジスタ）機能。
OVER8（オーバーサンプリングモード）ビットを設定するオーバーサンプリングモード、OVER8 =夜12時00分、高精度、優れたフォールトトレランス、OVER8 = 1、ときに、フォールトトレランス、速度との差です。一般的に設定されたビット0、すなわち、16倍より良いフォールトトレランスのためのオーバーサンプリング、
UEシリアルためのイネーブル・ビット、シリアルポートを有効にするために設定され、
M（ワード長）ビットが0のときに設定されているワード長選択ビットプラス8つのシリアル・ワードは、長さNストップビット、ストップビット数（n）は（ストップビット）USART_CR2デフォルトを決定するために提供されるストップビットが0であり、
PCE（コントロールパリティイネーブル）パリティイネーブルビットはパリティを可能にするために1に設定されている;
PS（パリティ選択）パリティビットは偶数パリティ、または奇数パリティと比較して、0に設定されている選択し、
TXEIEエンプティ割り込み許可ビット送信バッファ（TXE割込みイネーブル） TXEビットが生成されるシリアル割り込みで1 USART_SRである場合、このビットは、1に設定されている。
TCIE（送信完了割り込みイネーブル）転送完了割り込みがイネーブルされています。このビットは、ビットを有効に完了割り込みを送信するために、ソフトウェアによって1に設定されています。TCは、シリアルポート割り込みが発生しUSART_SRを、ビットから1であるときに設定このビットは、1であり;
RXNEIE：RXNE割り込みが空でないバッファをイネーブル割り込み受信（RXNE割り込みイネーブル）RXNEを有効にし、このビットがORE又はUSART_SR RxNEビットが1、生成された割り込みシリアルポートである場合、1で設定し、
TEは、送信のためのイネーブルビット、シリアル伝送機能を開くように設定、
RESがイネーブルビットを受信するために、シリアルポート機能を受け入れるように開くように設定。

TIM（2〜5）

基本設定

TIMx_CR（〜2.1）
TIMx制御レジスタ（TIMx制御レジスタ）。
ザ・CEN：カウンター（カウンター有効）を有効
ARPEを：オートリロードプリロードが有効（オートリロードプリロードイネーブル）
ビットが（1 TIMx_ARRあるバッファ登録各更新イベント（UEV）、およびのみ次にプリロードレジスタの内容（ARR）でシャドウ・レジスタに転送されます。）

TIMx_DIER
TIMx DMAは/（TIMx DMA /割り込みイネーブルレジスタ）割り込みイネーブルレジスタ 16個の。ビットレジスタ
UIEを更新割り込みイネーブル（更新割り込みイネーブル）：

TIMx_SR
TIMxステータスレジスタ（TIMxステータスレジスタ）は割り込みが発生した現在のタイマ/に関連した様々なイベントをマークするために使用されます。
UIF：更新割り込みフラグ（旗割り込みアップデート）を
更新し、イベントが発生したとき●このビットはハードウェアによって設定されます。しかし、ソフトウェアでクリアする必要があります。

TIMx_PSC
TIMxプリスケーラ（TIMxプリスケーラ）
プレ分周値。

TIMx_CNTとして
TIMxカウンタ（TIMxカウンタ）。
カウンタ値。

~~TIMx_SMCR~~
~~モード制御レジスタ（TIMxスレーブモード制御レジスタ）からTIMx~~

TIMx_ARRにおける
シャドウレジスタを含むTIMxオートリロードレジスタ（TIMxオートリロードレジスタ）。
自動リロード値。

PWM関連

TIMx_CCMR1〜2

TIMx_CCMR1制御CH1及び図2に示すように、制御TIMx_CCMR2 CH3及び4。
入力モードと出力モードではこのレジスタの全ビット（CCXS）関数が異なっています。

TIMxキャプチャ/コンペアモードレジスタ（TIMxキャプチャ/登録MODE比較）
OCxMを：（X MODE比較出力）がセットモードビット、このセクションでは、3ビットで構成されています。7モードの合計を構成することができます。1/2 PWMモードは110/111に設定することができます。これら2つのPWMモードの違いは、反対の極性の出力レベルです。
CCxS：キャプチャ/デフォルトの出力チャネルを設定する場合に選択X（キャプチャ/コンペアX選択）、方向（入力/出力）を比較。注：TIM14一つのチャンネルのみ、有効な唯一の下位8。