最近、システムクロックを見て、インターネット上のいくつかは、フェーズ・ロック・ループ上の情報を見つける文書を戦う、彼らは理解していることを感じ、アウト共有します
（A）PLL（位相ロックループ）回路原理
であるため、広い周波数範囲を必要とする通信などに使用される発振回路、及び周波数安定度が高いです。水晶発振回路と比較することはできませんどのように良いLCタンク回路、周波数安定性、どんなに。しかし、水晶発振器は、デジタルよりも周波数分割回路に加えて使用することができる、周波数がほとんど変化しません。PLL（位相ロックループ）（相ラッチ回路、PhaseLockedLoop）技術場合、非常に高い周波数安定度で広い発振周波数範囲に加えて得ることができます。この技術は、多くの場合、ラジオ、テレビチューナー回路、およびCDプレーヤー上の回路に使用されています。
PLLの基本構成（位相ロックループ）回路
PLL（位相ロックループ）回路の概略的な
PLLのため（位相ロックループ）は、図1に示す基本ブロック図の回路。これは、使用される基準信号が安定水晶発振回路信号の高度です。
この回路は、この位相比較器の中心です。位相比較器の基準信号及びVCO（Voltage Controlled Oscillator：電圧制御発振器......電圧制御発振器）の位相を比較することができます。この位相差は、2つの信号の間に存在する場合、それは、位相誤差信号を生成します。
（基準周波数の比較、制御フィードバック回路のVCOの発振周波数、両周波数が一致していること。）
このエラー信号を用いて、VCOの発振周波数を制御することができ、基準信号（すなわち、周波数）のVCOの位相の位相が同じになります。
PLLは、（位相ロックループ）周波数一致の整数倍の基準周波数の高周波発振器の周波数を可能にします。基準発振器の大部分は、水晶発振器を使用して、そして、ためしたがって、高周波発振器の周波数安定度は、水晶発振器と同等であってもよいです。
基準周波数の整数倍限り、さまざまな出力周波数を得ることができます。図PLL（位相ロックループ）から1 VCO、位相比較器、基準周波数発振器、ループフィルタで構成されて知ることができる基本的な構成。ここで、基準発振器の周波数を想定することで、FR、VCOの周波数がfoのです。この回路では、> FO時間FR仮定、VC0のFR発振周波数foもつまりより低いです。このとき、位相比較器PDの出力は、図に示される。図2に示すように、正のパルス信号が生成され、VCOの発振周波数が高くなります。逆に、FR <FO、負のパルス信号が生成されると場合。
（これは、脈波信号の2つの縁の比較を用いて行われる。位相差が存在した場合は、正または負の出力パルスを生成する。）
これは、ループ・フィルタ（ループフィルタ）を介してパルス信号PDを一体化します私たちは、VCO回路を制御することができ、DC電圧VRを得ることができます。
制御電圧VRの変化は、VCOの発振周波数が増加します。位相が一致になったときに、FR = F0 F0とF、PD端子はハイインピーダンス状態となり、その結果、PLLは、（位相ロックループ）（ロック）ラッチです。
位相比較器の動作原理
ここに記載さは、位相比較器のフェーズです。周波数比較器（PFC：位相周波数比較器）型は、LSIMC145163Pはこの内蔵回路があり、後述します。
位相比較器のこのタイプだけでなく、このための
比較だけでなく、異なる周波数fの場合には、周波数比較器の動作として使用することができる比較フェーズ、すなわち。
いわゆる位相関係リーと△tは時間であります
のみ検出された位相場合には、例えば、遅延300°前方または60°伝えなくてもよいです。しかし、相中 - 周波数比較器、FR場合> FO位相遅延として扱われます。
ループ・フィルタを選択する方法
回路滤波器的时间常数与PLL(锁相环)控制的良否有很大的关系。其详细的计算方法虽然不在此说明，但是，基准频率fr为l0kHz时，输往回路滤波器的脉波周期为0.1mS。
为了保持电压值VR而增大回路滤波器的时间常数时，便无法追踪VCO的振荡频率的变化。如果时间常数太小时，会在VR上出现涟波，使PLL(锁相环)的稳定度恶化。
因此，根据经验，回路滤波器的时间常数，选择大约为基准频率的周期(1/fr)的数百倍。在此选择约为数十mS。
(二)
锁相环是一种控制晶振使其相对于参考信号保持恒定相位的电路，在数字通信系统中使用比较广泛。目前微处理器或DSP集成的片上锁相环，主要作用则是通过软件实时地配置片上外设时钟，提高系统的灵活性和可靠性。此外，由于采用软件可编程锁相环，所设计的系统处理器外部允许较低的工作频率，而片内经过锁相环微处理器提供较高的系统时钟。这种设计可以有效地降低系统对外部时钟的依赖和电磁干扰，提高系统启动和运行的可靠性，降低系统对硬件的设计要求。
TMS320F28l2处理器的片上晶振和锁相环模块为内核及外设提供时钟信号，并且控制器件的低功耗工作模式。片上晶振模块允许使用2种方式为器件提供时钟，即采用内部振荡器或外部时钟源。如果使用内部振荡器，必须在XI/XCLKIN和X2这两个引脚之间连接一个石英晶体，一般选用30MHz。如果采用外部时钟，可以将输人的时钟信号直接接到XI/XCLKIN引脚上，而X2悬空，不使用内部振荡器。晶体振荡器及锁相环模块结构如图1 所示。
外部XPLLDIS引脚可以选择系统的时钟源。当XPLLDIS为低电平时，系统直接采用外部时钟或外部晶振作为系统时钟；当XPLLDIS为高电平时，外部时钟经过PLL倍频后为系统提供时钟。系统可以通过锁相环控制寄存器来选择锁相环的工作模式和倍频的系数。表1列出了锁相环配置模式。
锁相环模块除了为C28x内核提供时钟外，还通过系统时钟输出提供快速和慢速2种外设时钟，如图2所示。而系统时钟主要通过外部引脚XPLLDIS及锁相环控制寄存器进行控制。因此，在系统采用外部时钟并使能PLL（XPLLDIS＝1）的情况下，可以通过软件设置C28x内核的时钟输人。
如果XPLLDIS为高电平，使能芯片内部锁相环电路，则可以通过控制寄存器PLLCR软件设置系统的工作频率。但要注意，在通过软件改变系统的工作频率时，必须等待系统时钟稳定后才可以继续完成其他操作。此外，还可以通过外设时钟控制寄存器使能外设时钟。在具体的应用中，为降低系统功耗，不使用的外设最好将其时钟禁止。外设时钟包括快速外设和慢速外设两种，分别通过HISPCP和LOSPCP寄存器进行设置。下面给出改变锁相环倍频系数和外设时钟的具体应用程序。
参考文献：
https://blog.csdn.net/leoufung/article/details/50268031
后续：
每个模块的简单原理描述如下：
位相周波数検出器：基準信号と比較信号のフィードバックループの入力周波数及び位相の信号は、ローパスフィルタの差を表す値を出力します。
ローパスフィルタ：入力信号の高周波成分は、電圧制御発振器へのDC成分を保持するためにフィルタリングされます。
VCO：周波数が入力電圧によって制御される周期的な出力信号を出力します。
フィードバックループ：電圧制御発振器の出力信号は、位相周波数検出器にフィードバックされます。典型的には、電圧制御発振器の出力信号の周波数基準信号の周波数よりも大きく、したがって必要は分周器を低減するためにここに追加されます。
分類
よれば、実装技術のアナログ位相ロックループ（アナログPLL）及びデジタル位相ロックループ（デジタルPLL）に分けることができます。
応じて、フィードバックループ分周位相同期ループ（整数-N PLL）と分周位相同期ループフラクショナルN（フラクショナルN PLL）の整数倍に分割することができます。
よれば、位相周波数検出器の実装、チャージポンプは、位相ロックループ（チャージポンプPLL）に分けることができ、非チャージポンプ位相ロックループ。
よれば、ループの帯域幅は、広帯域位相ロックループ（広帯域ループPLL）と狭帯域位相ロックループ（狭帯域ループPLL）に分けることができます。
