詳細なPLL

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PLL

　　時計は、順序論理の魂です。

　　実際の応用では、クロック信号は、典型的には、直接周波数または位相の需要を満たすために使用されず、そして、内部タイミング信号の論理は、クロック周波数の整数倍である、及び位相安定性が新たなクロック信号を生成することが保証されていません、私たちは、クロックとタイミングを管理するために、クロック管理ユニットを使用する必要があります。

　　クロック管理ユニットは、高精度なクロック信号周波数、周波数分割および位相調整を行うことができます。FPGAのクロック管理ユニットは、2つがあります：PLL（位相同期回路、PLL）およびDCM（デジタルColckマネージャー、管理者のデジタルクロック）。

　　図1に示されているアルテラのFPGAのCyclone II PLL簡略化した回路ブロック図です。PFD（位相 - 周波数検出器）を含む、チャージポンプ、ループフィルタ、VCO（Voltage Controlled Oscillator：電圧制御発振器）と分周器と、いくつかのPS（位相選択）回路。

　　PFDは、クロックの入力位相とフィードバッククロック、それらの差の出力を比較します。

　　電圧差にチャージポンプとループフィルタ。

　　VCOは、電圧に基づいて、このようにフィードバッククロックの位相および周波数に影響を与え、振動のより高いまたはより低い周波数で得られます。

　　最終的フィードバッククロックと基準クロックを強制的フィードバック機構は、同じ周波数及び位相、すなわち、位相ロックを有しています。

　　いくつかのPLL分周器、統合された分周器の値を調整することにより周波数が存在します。

　　なぜならPLLループの、Fそう_REF = F _FB。F.ため_ザREF = F. _において / N、F. _ザFB = F. _ザVCO / M、そうそこF. _ザVCO =（M / N）F. _において

　　出力クロック周波数がある：F. _OUT0 = F. _ザVCO / C ₀ =（M /（N * C ₀））F. _において

　　あなたは、出力クロック回路PSの段階で調整することができます。